CN105589820B - 一种数据传输缓冲装置 - Google Patents

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Abstract

本发明提供了一种数据传输缓冲装置，所述装置包括：第一寄存器及第二寄存器；当所述第一寄存器与所述第二寄存器同时产生满信号时，且有数据输入，所述装置输出的反馈应答信号无效；其中，当所述反馈应答信号无效时，当前一级的所述装置的上一级所述装置保持当前的数据传输，确保数据传输在发生一拍阻塞时，只插入一个传输气泡，提高数据传输速率；如此，在数据传输路径中插入该装置即可打断原有的较长走线，使得主频的性能不再受核间走线过长的限制；另外，因所述第一寄存器及所述第二寄存器为乒乓结构，这种乒乓结构可以避免因插入寄存器导致在传输路径上产生与寄存器级数相应的传输气泡的现象，提高了数据传输速率。

Description

一种数据传输缓冲装置
技术领域
本发明属于数据传输技术领域，尤其涉及一种数据传输缓冲装置。
背景技术
在处理器体系架构设计领域，由于受限于单核处理器性能的瓶颈，目前多采用多核架构来提升处理器芯片的整体性能，因此处理器芯片中多核间的大规模数据交换的效率和速度就成为了一个技术关键。而伴随着集成电路工艺技术的进步，互联线延时逐渐成为电路延时路径的主要组成部分，而处理器芯片中核与核间往往物理距离较大，这就导致了当前的处理器芯片设计中核间路径存在较大延时，成为关键路径从而制约了处理器芯片主频的提高。
现有技术中，为了防止走线过长而提高系统主频的方法一般是在数据传输路径上插入一定级数的寄存器，但这样的话，被插入的每一级寄存器都需要知道最后一级的传输是否阻塞，一旦发现最后一级阻塞，所有寄存器都暂停传送，这样才能保证阻塞发生时传输不出现错误。等到阻塞结束恢复数据传送时，传输路径上加入了与插入寄存器级数相应的气泡，影响数据传输速率。并且，这种直接在可阻塞的连续传输总线上直接插入寄存器的方式，最后一级的传输反馈信号需要连接到其前面的每一级寄存器上，导致连线较多。
基于此，目前亟需一种传输缓冲装置，以可以解决数据传输路径走线较长，传输速率受到影响且系统主频难以提高的技术问题。
发明内容
针对现有技术存在的问题，本发明实施例提供了一种数据传输缓冲装置，用于解决现有技术中，在提高处理器芯片主频时，数据传输路径走线较长，且因插入寄存器导致在传输路径上产生与寄存器级数相应的传输气泡，进而影响传输速率的技术问题。
本发明提供一种数据传输缓冲装置，所述装置包括：第一寄存器及第二寄存器；
当所述第一寄存器与所述第二寄存器同时产生满信号，且有数据输入时，所述装置输出的反馈应答信号无效；其中，
当所述反馈应答信号无效时，当前一级的所述装置的上一级所述装置保持当前的数据传输，确保数据传输在发生一拍阻塞时，只插入一个传输气泡，提高数据传输速率。
上述方案中，当所述第一寄存器与所述第二寄存器不同时产生满信号时，所述装置输出的反馈应答信号有效；其中，
当所述反馈应答信号有效时，当前一级的所述装置的上一级所述装置更新为传输下一笔数据。
上述方案中，所述装置的输入端口及输出端口为一组单向数据传输总线接口。
上述方案中，所述单向数据传输总线接口通过单向数据传输总线协议传输数据；其中，所述协议为：
当总线空闲时及数据传输完成时，输出的所述反馈应答信号有效；
当数据传输阻塞时，输出的所述反馈应答信号无效。
上述方案中，所述第一寄存器及所述第二寄存器的大小根据所述单向数据传输总线的控制线、地址线及数据线的位宽总和确定。
上述方案中，当所述第一寄存器与所述第二寄存器不同时产生空信号时，所述装置输出数据。
上述方案中，当所述第一寄存器与所述第二寄存器不同时产生满信号时，所述装置还接收输入数据。
上述方案中，所述装置的个数根据走线长度确定。
上述方案中，所述第一寄存器及所述第二寄存器为乒乓寄存器。
上述方案中，当读指针与写指针分别指向不同的寄存器，且所述装置的输出端口不发生阻塞且输入端口无数据输入时，所述第一寄存器及所述第二寄存器同时产生空信号。
本发明提供了一种数据传输缓冲装置，所述装置包括：第一寄存器及第二寄存器；当所述第一寄存器与所述第二寄存器同时产生满信号时，且有数据输入，所述装置输出的反馈应答信号无效；其中，当所述反馈应答信号无效时，当前一级的所述装置的上一级所述装置保持当前的数据传输，确保数据传输在发生一拍阻塞时，只插入一个传输气泡，提高数据传输速率；如此，在数据传输路径中插入该装置即可打断原有的较长走线，使得主频的性能不再受核间走线过长的限制；另外，因所述第一寄存器及所述第二寄存器为乒乓结构，这种乒乓结构可以避免因插入寄存器导致在传输路径上产生与寄存器级数相应的传输气泡的现象，提高了数据传输速率。
附图说明
图1为本发明实施例提供的数据缓冲装置的整体结构示意图；
图2为本发明实施例提供的两个数据缓冲装置的端口连接示意图；
图3为本发明实施例提供的单向数据传输总线的时序及乒乓寄存器的输入、输出端口的时序示意图；
图4为本发明实施例提供的第一数据传输装置的内部结构示意图。
具体实施方式
为了可以解决数据传输路径走线较长，传输速率受到影响且系统主频难以提高的技术问题，本发明提供了一种数据传输缓冲装置，所述装置包括：第一寄存器及第二寄存器；当所述第一寄存器与所述第二寄存器同时产生满信号，且有数据输入时，所述装置输出的反馈应答信号无效；其中，当所述反馈应答信号无效时，当前一级的所述装置的上一级所述装置保持当前的数据传输，确保数据传输在发生一拍阻塞时，只插入一个传输气泡，提高数据传输速率。
下面通过附图及具体实施例对本发明的技术方案做进一步的详细说明。
本实施例提供一种数据传输缓冲装置，如图1所示，所述装置包括：第一寄存器1及第二寄存器2；其中，所述第一寄存器1及第二寄存器2为乒乓寄存器。当所述第一寄存器1与所述第二寄存器2同时产生满信号，且有数据输入时，所述装置输出的反馈应答信号无效；当所述第一寄存器1与所述第二寄存器2不同时产生满信号时，所述缓冲装置输出的反馈应答信号有效。
当所述反馈应答信号无效时，当前一级的所述数据传输缓冲装置的上一级所述数据传输缓冲装置保持当前的数据传输，确保数据传输在发生一拍阻塞时，只插入一个传输气泡，提高数据传输速率。当所述反馈应答信号有效时，当前一级的所述数据传输缓冲装置的上一级所述数据传输缓冲装置更新为传输下一笔数据。
进一步地，当所述第一寄存器1与所述第二寄存器2不同时产生满信号时，所述装置的输入端口还接收输入数据。当所述第一寄存器1与所述第二寄存器2不同时产生空信号时，所述装置的输出端口输出数据。
实际应用时，所述装置可以至少包括一个，具体的个数根据实际走线的长度确定。当两个装置级联时，端口连接示意图如图2所示，具体地，级联装置包括：第一数据传输缓冲装置21及第二数据传输缓冲装置22；第一数据传输缓冲装置21及第二数据传输缓冲装置22都包括输入端口和输出端口，所述输入端口包括：输入使能端口、输入地址端口、输入字节使能端口、输入数据端口、所述输出端口包括：输出使能端口、输出地址端口、输出字节使能端口、输出数据端口；所述端口还包括：对输入的应答wack端口、下一级对输出的应答wackNext端口。其中，所述对输入的应答wack端口用于对上一级数据缓冲装置返回应答信号wack；所述下一级对输出的应答wackNext端口用于接收下一级数据缓冲装置返回的应答信号wackNext。
这里，所述第一数据传输缓冲装置21输入端口及输出端口为一组单向数据传输总线接口；通过单向数据传输总线协议传输数据；其中，所述协议为：当总线空闲时及数据传输完成时，输出的所述反馈应答信号wack有效，在有效时更新传输下一笔数据；当数据传输阻塞时，输出的所述反馈应答信号wack无效，保持当前的传输操作。这里，第一数据传输缓冲装置21及第二数据传输缓冲装置22中都包括有两个乒乓寄存器。所述乒乓寄存器的大小根据所述单向数据传输总线的控制线、地址线及数据线的位宽总和确定。所述单向数据传输总线的时序及乒乓寄存器的输入、输出端口的时序如图3所示。
在图3中，以标号为A～I的9次传输操作为例，当输出端口的传输不被阻塞时，如图3中输出端口标号为Ao、Bo、Do、Fo、Go、Io的传输所示，wackNext当拍返回；当输出端口的传输被阻塞时，如图3中输出端口标号为Co、Eo、Ho的传输所示，wackNext延迟返回。当输出端口有阻塞，且输入端口还有传输输入时，乒乓寄存器被写满，输入端口的传输被阻塞，如图3中输入端口标号为Ei、Gi的传输所示。
以第一数据传输装置21为例，第一数据传输缓冲装置21的输入信号来自上一级数据传输缓冲装置的控制线、地址线、数据线及第二数据传输缓冲装置22返回的应答信号wackNext；第一数据传输缓冲装置21的输出信号传输至第二数据传输缓冲装置22的控制线、地址线、数据线；并且向上一级数据缓冲装置反馈应答信号wack。
这里，在第一数据缓冲装置21中，当两个寄存器不同时产生满信号时，其输入端口就可以接收传输，且向上一级反馈的应答信号wack有效。那么第一数据缓冲装置21的上一级数据传输缓冲装置可以更新为下一笔数据传输。
当两个寄存器同时产生满信号，且继续有数据输入时，第一数据缓冲装置21向上一级反馈的应答信号wack无效，那么第一数据缓冲装置21的上一级数据传输缓冲装置保持当前的数据传输。
当两个寄存器不同时产生空信号时，所述装置还输出数据，同时当在第二数据缓冲装置22返回的应答信号wackNext有效时，所述第一数据缓冲装置21更新为传输下一笔数据。
具体地，所述第一数据缓冲装置21的内部结构图如图4所示，r0和r1代表两个寄存器，寄存器大小由控制线、地址线及数据线的位宽总和确定；wptr和rptr分别代表写指针和读指针，指向r0或r1。当wptr和rptr分别指向r0和r1两个寄存器时，此时如果输出不阻塞的同时没有输入操作，则两个乒乓寄存器都为空，产生empty信号；如果输出阻塞的同时还有输入操作，则两个乒乓寄存器都为满，产生full信号，full信号取反生成wack信号输出给上一级，即向上一级返回的应答信号wack无效。
本发明实施例提供的数据传输缓冲装置在数据传输路径中插入该装置即可打断原有的较长走线，使得主频的性能不再受核间走线过长的限制；另外，因所述第一寄存器及所述第二寄存器为乒乓结构，这种乒乓结构可以避免因插入寄存器导致在传输路径上产生与寄存器级数相应的传输气泡的现象，提高了数据传输速率。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种数据传输缓冲装置，应用在处理器芯片中多核间的大规模数据交换领域，其特征在于，当两个所述数据传输缓冲装置级联时，级联装置包括：第一数据传输缓冲装置及第二数据传输缓冲装置，所述第一数据传输缓冲装置及所述第二数据传输缓冲装置分别包括：第一寄存器及第二寄存器；
当所述第一数据传输缓冲装置中的所述第一寄存器与所述第二寄存器同时产生满信号，且有数据输入时，所述第一数据传输缓冲装置向上一级数据传输缓冲装置输出的反馈应答信号无效，所述第一数据传输缓冲装置中的所述第一寄存器及所述第二寄存器为乒乓寄存器；其中，
当所述反馈应答信号无效时，当前一级的所述装置的上一级所述装置保持当前的数据传输，确保数据传输在发生一拍阻塞时，只插入一个传输气泡，提高数据传输速率；所述当前一级的所述装置为所述第一数据传输缓冲装置，所述上一级所述装置为所述第一数据传输缓冲装置的上一级数据传输缓冲装置。
2.如权利要求1所述的装置，其特征在于，当所述第一寄存器与所述第二寄存器不同时产生满信号时，所述装置输出的反馈应答信号有效；其中，
当所述反馈应答信号有效时，当前一级的所述装置的上一级所述装置更新为传输下一笔数据。
3.如权利要求1所述的装置，其特征在于，所述装置的输入端口及输出端口为一组单向数据传输总线接口。
4.如权利要求3所述的装置，其特征在于，所述单向数据传输总线接口通过单向数据传输总线协议传输数据；其中，所述协议为：
当总线空闲时及数据传输完成时，输出的所述反馈应答信号有效；
当数据传输阻塞时，输出的所述反馈应答信号无效。
5.如权利要求4所述的装置，其特征在于，所述第一寄存器及所述第二寄存器的大小根据所述单向数据传输总线的控制线、地址线及数据线的位宽总和确定。
6.如权利要求1所述的装置，其特征在于，当所述第一寄存器与所述第二寄存器不同时产生空信号时，所述装置输出数据。
7.如权利要求2所述的装置，其特征在于，当所述第一寄存器与所述第二寄存器不同时产生满信号时，所述装置还接收输入数据。
8.如权利要求1所述的装置，其特征在于，所述装置的个数根据所述处理器芯片中多核间的走线长度确定。
9.如权利要求1所述的装置，其特征在于，当读指针与写指针分别指向不同的寄存器，且所述装置的输出端口不发生阻塞且输入端口无数据输入时，所述第一寄存器及所述第二寄存器同时产生空信号。
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