CN114614823B - 一种芯片时钟同步方法、数据采集卡及数据采集系统 - Google Patents

Abstract

本发明涉及一种芯片时钟同步方法、数据采集卡及数据采集系统，包括步骤1：准备步骤、步骤2：检测步骤、步骤3：调整步骤以及步骤4：同步步骤。其涉及两个待时钟同步的芯片：第一芯片和第二芯片以及一个控制芯片，所述控制芯片利用所述第一芯片的输出时钟信号检测所述第二芯片的输出时钟信号的时钟相位，若两者之间存在差异，则向所述第二芯片发出调整指令使得所述第二芯片进行输出时钟信号调整，直到所述第二芯片完成与所述第一芯片的时钟同步为止。本发明涉及的一种芯片时钟同步解决方案，其方案实施方便，且成本相对较低。

Description

一种芯片时钟同步方法、数据采集卡及数据采集系统

技术领域

本发明涉及半导体技术领域，具体涉及一种芯片时钟同步方法、数据采集卡及数据采集系统。

背景技术

已知，在多通道数据采集/产生系统中，需要各个通道中的采集/产生的数据在时间上准确的对齐，这就要求各个通道内的ADC数据转换芯片的输出/输入信号在相同的时刻翻转，需要ADC芯片内部的时钟信号同步，也就是说，各ADC芯片内部的时钟信号的相位状态需要是一致的。

但是，在实际情况下，由于各ADC芯片内部分频器状态差异，导致其输出的数据时钟信号LCLK和帧时钟信号FCLK的相位均可能不同。例如，请参阅图1所示，其图示了2颗ADC芯片输出时钟信号的相位状态存在时钟相位不同步的问题。

为了解决这一问题，实现多芯片间的时钟同步，目前业界提出了两种解决方案：同步复位方式和吞脉冲方式。

其中同步复位方式是通过向各个芯片同时发送一个高速的同步脉冲，实现各个芯片的同时复位。虽然同步复位方式在原理上较为简单，但这种方案需要额外的高速同步脉冲产生芯片以及反复的人工调试过程，且在实际的硬件上实现并不容易，对脉冲产生电路和电路板设计的要求较高，特别是当时钟频率达到GHz以上后，调试的过程更加困难。

而吞脉冲方式是每次同步两颗芯片，提供同步脉冲信号(基准信号)的芯片称为主芯片，被同步芯片称为从芯片。其基本原理是将主芯片产生同步脉冲信号与从芯片的内部产生的同步脉冲信号比较，如果检测到两者存在差异，就将从芯片内的高速时钟信号削去一个脉冲信号，在时域波形上表现为一个脉冲被“吞”掉了。

吞脉冲同步方式要求主芯片的同步脉冲信号与从芯片的同步脉冲信号具有相同的延迟路径，为此芯片需要增加额外的端口以接收自己产生的和其他芯片产生的同步脉冲信号。其中同步脉冲信号的自回路与主芯片同步脉冲信号的路径延迟需要严格相等，对电路板设计要求也是很高。同样的，在实际情况下，当时钟频率达到GHz以上后，电路板走线的细微差别都可能会导致同步失败。

综上可知，无论是同步复位方式还是吞脉冲方式，其实现对于硬件要求都比较高，且相对成本也较高。因此，确有必要来开发一种新型的芯片时钟同步方案，来解决现有技术中的缺陷。

发明内容

本发明的目的在于针对现有技术中对于多芯片时钟同步需求，提出一种芯片时钟同步解决方案，其方案实施方便，且成本相对较低。

为了实现上述目的，本发明的一个实施方式提供了一种芯片同步方法，其包括以下步骤：

步骤1：准备步骤

提供第一芯片和第二芯片，向所述第一芯片和第二芯片同时输入第一输入时钟信号CLK；所述第一芯片输出的第一输出时钟信号和所述第二芯片输出的第二输出时钟信号输入到第一控制芯片；

步骤2：检测步骤

所述第一控制芯片以所述第一输出时钟信号的时钟相位为基准，检测所述第二输出时钟信号的时钟相位并比较两者相位，若两者时钟相位一致，则终止；若两者时钟相位不同，则进入步骤3；

步骤3：调整步骤

所述第一控制芯片向所述第二芯片发出第一指令，所述第二芯片接收到所述第一指令后对其内部时钟信号调整设定的时钟周期后，在输出所述第二输出时钟信号；

步骤4：同步步骤

重复步骤2，直到所述第一控制芯片检测到所述第二输出时钟信号的时钟相位与所述第一输出时钟信号的时钟相位一致为止。

进一步的，在不同实施方式中，其中所述第一芯片包括数据采集芯片。例如，ADC芯片，但不限于。

进一步的，在不同实施方式中，其中所述第二芯片包括数据采集芯片。例如，ADC芯片，但不限于。

进一步的，在不同实施方式中，其中所述第一芯片和第二芯片优选为同类型芯片。例如，均为ADC芯片，但不限于。

进一步的，在不同实施方式中，其中所述第一控制芯片包括FPGA芯片、DSP芯片以及CPLD芯片中的一种。

进一步的，在不同实施方式中，在所述步骤1中，其中所述第一芯片输出的第一输出时钟信号为其输入的所述第一输入时钟信号CLK的分频时钟信号。具体的，所述第一输出时钟信号可以是所述第一芯片中采样时钟链路中频率最低的分频时钟信号，但不限于。

进一步的，在不同实施方式中，在所述步骤1中，其中所述第一输出时钟信号包括第一数据时钟信号LCLK1和第一帧时钟信号FCLK1，所述第二输出时钟信号包括第二数据时钟信号LCLK2和第二帧时钟信号FCLK2；在所述步骤2中，其中所述第一控制芯片是以所述第一数据时钟信号LCLK1的时钟相位为基准，检测所述第一帧时钟信号FCLK1和所述第二帧时钟信号FCLK2与所述第一数据时钟信号LCLK1之间的时钟相位状态，若两者的比较结果之间存有差异，则进行后续的时钟同步。

进一步的，在不同实施方式中，其中所述第二芯片内设有吞脉冲电路，在所述步骤3中，所述第二芯片是以吞脉冲的方式进行其内部时钟信号调整。

进一步的，在不同实施方式中，在所述步骤3中，其中所述第二芯片对于其内部时钟信号的调整方式为对所述时钟信号进行整体延后。

进一步的，在不同实施方式中，在所述步骤3中，其中所述设定的时钟周期为其输入的所述第一输入时钟信号CLK的n个完整时钟周期，其中n为整数。例如，所述n个完整时钟周期具体可以是1个时钟周期、2个时钟周期、3个时钟周期等等，具体可随需要而定，并无限定。

进一步的，在不同实施方式中，其中所述第一控制芯片发送给所述第二芯片的第一指令采用的指令形式包括SPI指令形式。在其他不同实施方式中，所述第一指令也可以是其他类型的低速控制指令，并不限于SPI指令。本发明采用低速控制指令来操作实现高速时钟链路的吞脉冲操作，相对于现有吞脉冲同步技术中采用的高速同步信号来实现吞脉冲操作，其不在需要在芯片上单独设置特定的高速信号端口来进行高速信号指令的接收，而是采用芯片上常设的低速信号端口即可实现所述吞脉冲控制指令的接收，即降低了硬件实现的要求，又简化了硬件结构，同时还在一定程度上降低了成本。

进一步的，在不同实施方式中，在所述步骤1中，其还提供第三芯片，所述第一输入时钟信号也同时向所述第三芯片输入时钟信号，且所述第三芯片输出的第三输出时钟信号也会输入到所述第一控制芯片；其中所述第一控制芯片也会以所述第一输出时钟信号的时钟相位为基准对所述第三芯片输出的所述第三输出时钟信号进行步骤2到步骤4的时钟同步。

进一步的，在不同实施方式中，其中所述第一控制芯片对于所述第二芯片的时钟同步调整以及第三芯片的时钟同步调整，两者可以是先后进行，也可以是同时进行，具体可随需要而定，并无限定。也就是说，所述第一控制芯片可以是在对所述第二芯片进行时钟同步调整的同时也对所述第三芯片进行时钟同步调整；也可以是，所述第一控制芯片在完成对所述第二芯片的时钟同步调整之后，在对所述第三芯片进行时钟同步调整，这时，作为调整基准的时钟信号，既可以是所述第一芯片输出的所述第一输出时钟信号，也可以是完成时钟同步后的所述第二芯片输出的所述第二输出时钟信号。

例如，在一个实施方式中，其中，所述第一控制芯片以所述第一芯片的第一输出时钟信号为基准，同时进行所述第二芯片与所述第一芯片、所述第三芯片与所述第一芯片之间的时钟同步。

在又一个实施方式中，其中，所述第一控制芯片在完成所述第二芯片与第一芯片的时钟同步后，在进行所述第三芯片与所述第一芯片之间的时钟同步；其中进行所述第三芯片时钟同步时，所述第一控制芯片是以所述第一芯片输出的第一输出时钟信号为基准。

在又一个实施方式中，其中，所述第一控制芯片在完成所述第二芯片与第一芯片的时钟同步后，在进行所述第三芯片与所述第二芯片之间的时钟同步；其中进行所述第三芯片时钟同步时，所述第一控制芯片是以所述第二芯片输出的第二输出时钟信号为基准。

进一步的，在不同实施方式中，在所述步骤1中，其还提供第三芯片和第二控制芯片，其中所述第一输入时钟信号也同时向所述第三芯片输入时钟信号，所述第二和第三芯片分别输出的第二输出时钟信号和第三输出时钟信号也会输入到所述第二控制芯片中；其中当所述第一芯片与第二芯片完成时钟同步后，所述第二控制芯片以输入的所述第二输出时钟信号的时钟相位为基准检测输入的所述第三输出时钟信号的时钟相位并比较两者，若发现两者时钟相位不同，则指令所述第三芯片调整其输出的第三输出时钟信号，直到其输出的所述第三时钟信号的相位与所述第二输出时钟信号的时钟相位一致为止。

进一步的，本发明的又一实施方式提供了一种数据采集卡，其包括电路板。所述电路板上设置第一芯片、第二芯片和第一控制芯片。其中所述第一芯片、第二芯片和所述第一控制芯片间采用的时钟同步方法为本发明涉及的所述芯片时钟同步方法。

进一步的，在其他实施方式中，其中所述数据采集卡上设置的用于数据采集的芯片可以是2个或以上数量，这些用于数据采集的芯片均对应1个控制芯片，并由该控制芯片完成这些数据采集芯片间的时钟同步。

进一步的，在其他实施方式中，所述数据采集卡上设置的用于数据采集的芯片的数量可随需要而定，并无限定；且，也并不限于只使用1颗控制芯片完成这些数据采集芯片间的时钟同步，其中所述控制芯片的具体数量也可以是根据需要设置，且，每一控制芯片对应的数据采集芯片的数量可随需要而定，并无限定。

例如，在一个实施方式中，所述数据采集卡上设置有两组用于数据采集的芯片，每组数据采集芯片对应一颗控制芯片，两组各自包括的数据采集芯片的数量可以是相同的，也可以是不同的。

在又一实施方式中，所述数据采集卡上设置有两组用于数据采集的芯片，其中第一组数据采集芯片包括3颗数据采集芯片，其对应二颗控制芯片；而第二组包括4颗数据采集芯片，其对应一颗控制芯片。

进一步的，本发明的又一实施方式提供了一种数据采集系统，其包括时钟模块、数据采集模块和控制模块。其中所述时钟模块用于产生时钟信号并输出给所述数据采集模块，所述数据采集模块包括2个或以上数量的数据采集芯片，所述控制模块包括1个或以上数量的控制芯片。其中所述控制模块的控制芯片采用本发明涉及的所述芯片时钟同步方法对所述数据采集模块包括的数据采集芯片进行时钟同步。

相较于现有技术，本发明有如下的有益效果：本发明涉及的一种芯片时钟同步方法，其能在现有芯片硬件的基础上实现多芯片间的时钟同步，不需增加额外的硬件或是特定的指令信号收发端口，整体方案实施方便，对硬件要求较低，相应的成本也相对较低。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中涉及的两个芯片输出时钟信号的时钟相位状态示意图；

图2为本发明涉及的一个实施方式中提供的一种数据采集卡的逻辑结构图；

图3为图2所示的数据采集卡所采用的芯片时钟同步方法的流程图；

图4为图3所述的芯片时钟同步方法中涉及的第一芯片和第二芯片的时钟信号状态的示意图，其中所述第二芯片的输出时钟信号的时钟相位整体向后延迟1个输入时钟信号的完整时钟周期；

图5为本发明涉及的又一实施方式中提供的一种数据采集系统的逻辑结构图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。

基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提还可以进行若干简单的修改和润饰，所获得的所有其他实施例，都属于本发明保护的范围。

在本发明中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本发明的至少一个实施方案中。在说明书中的各个位置展示该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，在本发明所描述的实施例可以与其它的实施例相结合。

由于本发明涉及一种芯片时钟同步方法及使用该方法的硬件装置，为避免不必要的赘述，以下具体实施例将把二者结合在一起对本发明进行描述。

请参阅图2所示，本发明的一个实施方式提供了一种数据采集卡，其包括电路板100。该电路板100上设置有用于数据采集的第一芯片101、第二芯片102、第三芯片103以及第一控制芯片201。

其中，该第一芯片101、第二芯片102、第三芯片103间的时钟同步方案采用本发明涉及的该芯片时钟同步方法，其步骤流程请参阅图3所示。

在步骤1：准备步骤21中，涉及使用的输入时钟信号CLK可以是由该数据采集卡自身设置在该电路板100上的时钟链路单元(未图示)提供，也可以是由外部输入，具体可随需要而定，并无限定。

其中该第一、第二以及第三芯片101、102、103根据输入的时钟信号CLK各自输出各自的分频时钟信号到该第一控制芯片201，其中输出的分频时钟信号包括数据时钟信号和帧时钟信号。具体来讲，该第一芯片101输出的第一输出时钟信号包括第一数据时钟信号LCLK1和第一帧时钟信号FCLK1；该第二芯片102输出的第二输出时钟信号包括第二数据时钟信号LCLK2和第二帧时钟信号FCLK2；该第三芯片103输出的第三输出时钟信号包括第三数据时钟信号LCLK3和第三帧时钟信号FCLK3。

在步骤2：检测步骤22中，该第一控制芯片201以该第一数据时钟信号LCLK1的时钟相位为基准，检测该第一帧时钟信号、第二帧时钟信号以及第三帧时钟信号FCLK1、FCLK2、FCLK3的时钟相位。具体为，将该三个帧时钟信号与作为基准的该第一数据时钟信号LCLK1进行时钟相位比较。其中若是第二帧时钟信号FCLK2与该第一数据时钟信号LCLK1之间的时钟相位比较结果不同于该第一帧时钟信号FCLK1与该第一数据时钟信号LCLK1之间的时钟相位比较结果，则进行后续步骤3：调整步骤23和步骤4：同步步骤24，对该第二芯片102进行时钟同步；若是比较结果相同，则终止。对于第三芯片103的操作也是如此，为避免不必要的赘述，此处不在描述。以下步骤3和步骤4中，也是以该第二芯片102为例进行说明。

在步骤3：调整步骤23中，当该第一控制芯片201检测到该第二芯片102的输出时钟信号与该第一芯片101的输出时钟信号时钟相位不同步时，其会向该第二芯片102发出一种低速控制信号，在本实施例中，其为SPI形式的控制指令。由于是低速控制指令，该第二芯片102不需要单独设置特定的高速信号端口，只需通过其现有的低速信号端口即可接收指令，从而降低了整个方案的硬件实施要求。

进一步的，该第二芯片102在接收到该SPI 1控制指令后，其会对其内部时钟信号的时钟相位调整设定的时钟周期后，在输出时钟信号。在本实施例中，其会将输出时钟信号的时钟相位整体延后1个该第一输入时钟信号CLK的时钟周期后在输出，具体的延后方式可以是该第二芯片102内设置的吞脉冲电路以吞脉冲的方式进行，其时钟信号的时钟相位状态示意可参阅图4所示。

如图4所示，该第二芯片102的吞脉冲电路“吞”了一个输入时钟信号的完整时钟周期后，该第二芯片102的输出的两个输出时钟信号LCLK2、FCLK2的时钟相位整体向后延迟了1个输入时钟信号CLK的时钟周期。

在步骤4：同步步骤24中，则是该第一控制芯片201重复该步骤2，直到该第一控制芯片201检测到该第二输出时钟信号的时钟相位与该第一输出时钟信号的时钟相位一致为止。

其中，对于该第三芯片103的时钟同步操作，其可以是在该第二芯片102完成时钟同步之后进行，也可以是与第二芯片102同时进行。其中，当选择在该第二芯片102完成时钟同步之后进行时，这时由于该第二芯片102输出的时钟信号已经与该第一芯片101的输出时钟信号同步，因此，对于该第三芯片103而言，作为基准的时钟信号既可以是该第一芯片101的输出时钟信号，也可以是该第二芯片102的输出时钟信号，具体可随需要而定，并无限定。

进一步的，请参阅图5所示，本发明的又一实施方式提供了一种数据采集系统，其包括时钟模块50、数据采集模块52、控制模块54、数据存储模块(未图示)和网络模块(未图示)。

其中该时钟模块50产生数据时钟信号并输出给该数据采集模块52进行数据采集，该数据采集模块52包括N个用于数据采集的芯片，优选为ADC芯片，但不限于，这些芯片根据输入的时钟信号进行数据采集，采集到的数据经由该控制模块54存储在该数据存储模块内，根据需要，这些采集数据也可根据该控制模块54的指令经由该网络模块输送到外部装置中。

进一步的，当该数据采集模块的芯片需要进行同步数据采集时，其数据采集模块中的各个芯片会进行时钟同步，其所采用的方法为本发明涉及的该芯片时钟同步方法。具体包括以下步骤：

在步骤1：准备步骤21中，涉及使用的输入时钟信号CLK是由该时钟模块50提供的。该数据采集模块52包括N个用于数据同步采集的芯片，其中N为整数，其可以是2、3、4、5、6、7、8、12、16、24、48等等，具体数值可随需要而定并无限定，而该控制模块则包括M个控制芯片，其中M为整数，且M<N。在本实施例中，其中该N＝M+1，这是因为在后续的芯片时钟同步过程中，其采用的方式是相邻两数据采集芯片由一个控制芯片操作进行时钟同步，因此，该控制芯片的数量比该数据采集芯片的数量少1。而在其他实施方式中，也可以是由1个控制芯片完成多个数据采集芯片的时钟同步操作，例如，1个控制芯片对应3个、4个、5个或是K个数据采集芯片，其中K为整数，具体可随实际需要而定，并无限定。

其中该第一芯片输出的第一数据时钟信号LCLK 1和第一帧时钟信号FCLK 1输入到该第一控制芯片中；该第二芯片输出的第二数据时钟信号LCLK 2和第二帧时钟信号FCLK2同时输入到该第一控制芯片和第二控制芯片中；该第三芯片103输出的第三数据时钟信号LCLK 3和第三帧时钟信号FCLK 3输入到该第二控制芯片和第三控制芯片(未图示)中，直到该第N芯片输出的第N数据时钟信号LCLK N和第N帧时钟信号FCLK N输入到该第(N-1)控制芯片中。

在步骤2：检测步骤21中，该第一控制芯片先进行该第二芯片与该第一芯片间的时钟同步。其为该第一控制芯片以该第一数据时钟信号LCLK 1的时钟相位为基准，检测该第一帧时钟信号FCLK 1和第二帧时钟信号FCLK 2间的时钟相位。其中若是该第二帧时钟信号FCLK 2与该第一数据时钟信号LCLK 1之间的时钟相位比较结果不同于该第一帧时钟信号FCLK1与该第一数据时钟信号LCLK 1之间的时钟相位比较结果，则进行后续步骤3：调整步骤23和步骤4：同步步骤24，对该第二芯片进行时钟同步；若是比较结果相同，则终止。

在步骤3：调整步骤23中，当该第一控制芯片检测到该第二芯片的输出时钟信号与该第一芯片的输出时钟信号不同步时，其会向该第二芯片发出一种低速控制信号，在本实施例中，其为SPI形式的控制指令SPI 1。由于是低速控制指令，该第二芯片不需要单独设置特定的高速信号端口来进行指令的接收，只需通过其现有的低速信号端口即可接收指令，从而降低了硬件上的实施要求。

进一步的，该第二芯片在接收到该SPI 1控制指令后，其会对其内部时钟信号调整设定的时钟周期，然后在输出该第二输出时钟信号。在本实施例中，其为将输出时钟信号整体延后1个该输入时钟信号CLK的时钟周期后在输出，具体的延后方式可以是该第二芯片内设置的吞脉冲电路以吞脉冲的方式进行。其中该第二芯片吞脉冲电路“吞”了一个输入时钟信号的时钟周期后，该第二芯片的两个输出时钟信号LCLK 2、FCLK 2的时钟相位整体向后延迟1个输入时钟信号CLK的时钟周期。

在步骤4：同步步骤24中，则是该第一控制芯片重复该步骤2，直到该第一控制芯片检测到该第二输出时钟信号的相位与该第一输出时钟信号的时钟相位一致为止。

当该第二芯片完成与该第一芯片的时钟同步后，则该第二控制芯片开始进行该第三芯片与该第二芯片间的时钟同步，其中该第二控制芯片以该第二芯片同步完成后输出的该第二数据时钟信号LCLK 2的时钟相位为基准进行该第三芯片输出时钟信号的同步检测。依此类推，直到最后由该第(N-1)控制芯片完成该第N芯片与该第(N-1)芯片的输出时钟同步，至此，该数据采集模块的N个数据采集用芯片的输出时钟信号均与该第一芯片的输出时钟信号完成同步。由于后续的相邻芯片间的时钟同步操作类似于该第二芯片与该第一芯片间的时钟同步操作，为避免不必要的赘述，此处不在描述。

本发明涉及的一种芯片时钟同步方法，其能在现有芯片硬件的基础上实现多芯片间的时钟同步，不需增加额外的硬件或是特定的指令信号收发端口，整体方案实施方便，对硬件要求较低，相应的成本也相对较低。

以上结合具体特征及其实施例对本发明进行了描述，显而易见的，在不脱离本发明的精神和范围的情况下，还可以对其进行各种修改和组合。相应地，本说明书和附图仅仅是所附权利要求所界定的本发明的示例性说明，且视为已覆盖本发明范围内的任意和所有修改、变化、组合或等同物。显然，本领域技术人员可以对本发明进行各种改动和变型，这些不脱离本发明的精神和范围的修改和变型也属于本发明权利要求及其等同技术的范围之内。

Claims (10)

1.一种芯片时钟同步方法，其特征在于，包括以下步骤：

步骤1：准备步骤

提供第一芯片和第二芯片，向所述第一芯片和第二芯片同时输入第一输入时钟信号；所述第一芯片输出的第一输出时钟信号和所述第二芯片输出的第二输出时钟信号输入到第一控制芯片；

步骤2：检测步骤

所述第一控制芯片以所述第一输出时钟信号的时钟相位为基准，检测所述第二输出时钟信号的时钟相位并比较两者，若两者时钟相位一致，则终止；若两者时钟相位不同，则进入步骤3；

步骤3：调整步骤

所述第一控制芯片向所述第二芯片发出第一指令，所述第二芯片接收到所述第一指令后对其内部时钟信号调整设定的时钟周期后，在输出所述第二输出时钟信号；

步骤4：同步步骤

重复步骤2，直到所述第一控制芯片检测到所述第二输出时钟信号的时钟相位与所述第一输出时钟信号的时钟相位一致为止。

2.根据权利要求1所述的芯片时钟同步方法，其特征在于，在所述步骤1中，其中所述第一芯片与所述第二芯片包括数据采集芯片；所述第一控制芯片包括FPGA芯片、DSP芯片以及CPLD芯片中的一种。

3.根据权利要求1所述的芯片时钟同步方法，其特征在于，在所述步骤1中，其中所述第一输出时钟信号包括第一数据时钟信号和第一帧时钟信号，所述第二输出时钟信号包括第二数据时钟信号和第二帧时钟信号；

在所述步骤2中，其中所述第一控制芯片是以所述第一数据时钟信号的时钟相位为基准，检测所述第一帧时钟信号和所述第二帧时钟信号与所述第一数据时钟信号之间的时钟相位状态，若两者的比较结果之间存有差异，则进行后续的所述步骤3和步骤4，直到所述第一帧时钟信号和所述第二帧时钟信号与所述第一数据时钟信号之间的时钟相位状态一致为止。

4.根据权利要求1所述的芯片时钟同步方法，其特征在于，在所述步骤3中，其中所述第二芯片是以吞脉冲的方式进行其内部时钟信号调整。

5.根据权利要求1所述的芯片时钟同步方法，其特征在于，在所述步骤3中，其中所述第二芯片对于其内部时钟信号的调整方式为对所述时钟信号进行整体延后；所述设定的时钟周期为其输入的所述第一输入时钟信号的n个完整时钟周期，其中n为整数。

6.根据权利要求1所述的芯片时钟同步方法，其特征在于，在所述步骤3中，其中所述第一控制芯片发送给所述第二芯片的第一指令采用的指令形式包括SPI指令形式。

7.根据权利要求1所述的芯片时钟同步方法，其特征在于，在所述步骤1中，其还提供第三芯片，所述第一输入时钟信号也同时向所述第三芯片输入时钟信号，而所述第三芯片输出的第三输出时钟信号也会输入到所述第一控制芯片；

其中所述第一控制芯片也会以所述第一输出时钟信号为基准对所述第三芯片输出的所述第三输出时钟信号进行时钟相位检测，若发现两者时钟相位不同，则指令所述第三芯片进行所述步骤3到步骤4的时钟同步。

8.根据权利要求1所述的芯片时钟同步方法，其特征在于，在所述步骤1中，其还提供第三芯片和第二控制芯片，其中所述第一输入时钟信号也同时向所述第三芯片输入时钟信号，所述第二芯片和所述第三芯片分别输出的第二输出时钟信号和第三输出时钟信号同时输入到所述第二控制芯片中；

其中当所述第一芯片与第二芯片完成时钟同步后，所述第二控制芯片以输入的所述第二输出时钟信号为基准检测输入的所述第三输出时钟信号并比较两者时钟相位，若发现两者时钟相位不同，则指令所述第三芯片进行所述步骤3、步骤4的时钟同步。

9.一种数据采集卡，包括电路板，其中所述电路板上设置第一芯片、第二芯片和第一控制芯片；其特征在于，其中所述第一控制芯片采用根据权利要求1所述的芯片时钟同步方法对所述第一芯片和第二芯片进行时钟同步。

10.一种数据采集系统，包括时钟模块、数据采集模块和控制模块；其中所述时钟模块用于产生时钟信号并输出给所述数据采集模块，所述数据采集模块包括2个或以上数量的数据采集芯片，所述控制模块包括1个或1个以上数量的控制芯片；其特征在于，其中所述控制模块的控制芯片采用根据权利要求1所述的芯片时钟同步方法对所述数据采集模块包括的数据采集芯片进行时钟同步。

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