CN106301378A - 一种高速dac同步方法及电路 - Google Patents

Abstract

本发明实施例公开了一种高速DAC同步方法及电路，该方法包括FPGA控制第一至第N高速DAC初始化，若确定存在至少一个高速DAC初始化失败，则复位第一至第N高速DAC；FPGA监测第一至第N高速DAC的同步状态，并在确定同步成功后，控制鉴相模块对第一至第N高速DAC的输出时钟进行鉴相；随后，FPGA使用第一至第N高速DAC中任一高速DAC的输出时钟作为FPGA的数据时钟，将数据传输给第一至第N高速DAC。本发明实施例分别对第一至第N高速DAC的输入时钟和输出时钟进行监控，并且在检测到输入时钟或输出时钟的相位差过大时，对输入时钟、输出时钟及第一至第N高速DAC进行相应操作，从而有效解决了第一至第N高速DAC的同步输出问题及时钟延迟问题。

Description

一种高速DAC同步方法及电路

技术领域

本发明涉及数字信号处理及通信领域，尤其涉及一种高速DAC同步方法及电路。

背景技术

近年来，卫星通信技术飞速发展，中继卫星、遥感卫星、通信卫星等卫星的传输速率及带宽也在逐日提高。传统的调制解调技术已经不能满足当前卫星通信需要，因此研制出更高速的调制解调技术成为了卫星应用技术的热点。

随着高速调制技术的发展，对调制器的硬件也提出了新的挑战。作为调制器的核心元器数字模拟转换器(Digital to analog converter，简称DAC)，成为了限制及制约调制器速度的一个关键。近年来高速DAC芯片不断涌现，使得高速调制器性能逐渐提升，但其存在问题也较为明显：多片高速DAC同时工作时，同步性难以保证；高速DAC对输入时钟稳定性要求较高，多输入时各路容易产生时钟延迟。

综上，目前亟需一种高速DAC的同步方法，用于解决高速DAC的同步输出和时钟延迟问题。

发明内容

本发明实施例提供一种高速DAC的同步方法及电路，用于解决高速DAC的同步输出和时钟延迟问题。

本发明实施例提供的一种高速DAC的同步方法，包括：

步骤1：FPGA控制第一至第N高速DAC初始化，若确定所述第一至第N高速DAC中存在至少一个高速DAC初始化失败，则复位所述第一至第N高速DAC；N为大于等于1的整数；

步骤2：所述FPGA监测所述第一至第N高速DAC的同步状态，若确定所述第一至第N高速DAC同步失败，则控制锁相环中的鉴相模块对所述第一至第N高速DAC的输入时钟进行鉴相，并调整所述第一至第N高速DAC的输入时钟的相位差，重复所述步骤1，直到所述第一至第N高速DAC正确同步；

步骤3：所述FPGA控制所述鉴相模块对所述第一至第N高速DAC的输出时钟进行鉴相，若确定所述第一至第N高速DAC的输出时钟的相位差在预设范围内，则鉴相结束，否则返回所述步骤1；

步骤4：所述FPGA使用所述第一至第N高速DAC中任一高速DAC的输出时钟作为FPGA的数据时钟，将数据传输给所述第一至第N高速DAC。可选地，在所述步骤1之前，还包括：

步骤0：所述FPGA控制外部时钟芯片产生时钟，并监测所述外部时钟芯片的状态，若确定所述外部时钟芯片的初始化失败，则对所述外部时钟芯片复位。

可选地，所述FPGA调整所述第一至第N高速DAC的输入时钟的相位差，包括：

所述FPGA将所述第一至第N高速DAC的输入时钟中任一高速DAC的输入时钟作为参考时钟，使用所述鉴相模块计算出所述参考时钟以外的其它输入时钟相对于所述参考时钟的相位差；

所述FPGA根据所述参考时钟以外的其它输入时钟相对于所述参考时钟的相位差，对相位差大于相位差阈值的输入时钟进行相位补偿。

可选地，所述鉴相模块通过以下方式对所述第一至第N高速DAC的输出时钟进行鉴相：

所述鉴相模块获取所述FPGA对所述第一至第N高速DAC的输出时钟的采样结果；

所述鉴相模块将所述第一至第N高速DAC的输出时钟的采样结果与目标时钟进行异或，若结果为1，则计数器加1，并根据所述计数器的结果确定所述第一至第N高速DAC的输出时钟的相位差是否在预设范围内。

可选地，第一至第N高速DAC为采样率高于2GHz的DAC。

本发明实施例提供一种高速DAC同步电路，用于实现上述实施例中所述的同步方法，该电路包括：FPGA、锁相环以及与所述FPGA连接的第一至第N高速DAC；所述第一至第N高速DAC分别通过对应的时钟缓冲器与所述锁相环连接。

本发明的上述实施例中，高速DAC同步方法包括步骤1至步骤4，具体为：步骤1：FPGA控制第一至第N高速DAC初始化，若确定所述第一至第N高速DAC中存在至少一个高速DAC初始化失败，则复位所述第一至第N高速DAC；步骤2：所述FPGA监测所述第一至第N高速DAC的同步状态，若确定所述第一至第N高速DAC同步失败，则控制锁相环中的鉴相模块对所述第一至第N高速DAC的输入时钟进行鉴相，并调整所述第一至第N高速DAC的输入时钟的相位差，重复所述步骤1，直到所述第一至第N高速DAC正确同步；步骤3：所述FPGA控制所述鉴相模块对所述第一至第N高速DAC的输出时钟进行鉴相，若确定所述第一至第N高速DAC的输出时钟的相位差在预设范围内，则鉴相结束，否则返回所述步骤1；步骤4：所述FPGA使用所述第一至第N高速DAC中任一高速DAC的输出时钟作为FPGA的数据时钟，将数据传输给所述第一至第N高速DAC。本发明实施例分别对第一至第N高速DAC的输入时钟和输出时钟进行监控，并且在检测到输入时钟或输出时钟的相位差过大时，对输入时钟、输出时钟及第一至第N高速DAC进行相应操作，从而有效解决了第一至第N高速DAC的同步输出问题及时钟延迟问题。

本发明实施例采用单片FPGA完成整个同步过程，不仅降低了成本，而且提高了资源利用率；本发明实施例使用FPGA对锁相环及第一至第N高速DAC进行控制，具有较好的灵活性和可扩展性；本发明实施例可以实时监控第一至第N高速DAC的状态，若初始化失败则按步骤有序复位，避免了整个系统因复位不当而产生时序混乱；本发明实施例中，确定第一至第N高速DAC的输出时钟的相位差在预设范围内，则鉴相结束，从而在虽有时钟延时产生，但可以正常同步的情况下，不做进一步处理，有效节省了处理资源。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为调制器的结构示意图；

图2为本发明实施例提供的一种高速DAC同步方法所对应的流程示意图；

图3为本发明实施例提供的一种高速DAC同步电路示意图。

具体实施方式

下面结合说明书附图对本发明实施例做详细描述。

本发明实施例提供一种高速DAC的同步方法及电路，用于解决高速DAC的同步输出和时钟延迟问题。

为使得本发明的发明目的、特征、优点能够更加的明显和易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本发明的一部分实施例，而非全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包括。例如包括了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

基于高速DAC同步的重要意义，本申请发明人通过对高速DAC同步进行研究，发现现有的DAC同步的技术方案中是采用一片现场可编程门阵列模块(Field ProgrammableGate Array，简称FPGA)产生时钟信号和控制信号，再使用另一片FPGA对时钟相位等进行调整，以达到同步的目的。此方法存在以下缺点：1)采用两片FPGA不但提升了成本，而且不能使资源得到充分的利用；2)时钟线路复杂，使线路所导致的时钟误差增大；3)鉴相及时钟延时调整频繁，这样不但占用系统资源过大而且对实时性造成影响。基于现有的高速DAC同步方法的不足，本发明实施例提出一种基于单片FPGA的高速DAC同步方法，从而为高速DAC同步提供一种新的思路和方法。

本发明实施例可应用于高速调制器中，解决信号产生时，多路DAC数据同步的问题。图1为调制器的结构示意图。如图1所示，调制器可包括编码模块101、串并转换模块102、星座映射模块103、成型滤波模块104以及中频信号生成模块105。本发明实施例中的同步方法应用在中频信号生成模块中，用于完成将数字信号转换成模拟信号，然后将模拟信号输入到上变频器106中，进而实现将输入的基带信号转化为中频输出。

图2为本发明实施例提供的一种高速DAC同步方法所对应的流程示意图，如图2所示，该方法包括：

步骤201：FPGA控制第一至第N高速DAC初始化，若确定所述第一至第N高速DAC中存在至少一个高速DAC初始化失败，则复位所述第一至第N高速DAC；N为大于等于1的整数；

步骤202：所述FPGA监测所述第一至第N高速DAC的同步状态，若确定所述第一至第N高速DAC同步失败，则控制锁相环中的鉴相模块对所述第一至第N高速DAC的输入时钟进行鉴相，并调整所述第一至第N高速DAC的输入时钟的相位差，重复所述步骤201，直到所述第一至第N高速DAC正确同步；

步骤203：所述FPGA控制所述鉴相模块对所述第一至第N高速DAC的输出时钟进行鉴相，若确定所述第一至第N高速DAC的输出时钟的相位差在预设范围内，则鉴相结束，否则返回所述步骤201；

步骤204：所述FPGA使用所述第一至第N高速DAC中任一高速DAC的输出时钟作为FPGA的数据时钟，将数据传输给所述第一至第N高速DAC。随后，第一至第N高速DAC同时输出模拟信号到上变频器。到此步骤，高速DAC同步完成。

本发明实施例分别对第一至第N高速DAC的输入时钟和输出时钟进行监控，并且在检测到输入时钟或输出时钟的相位差过大时，对输入时钟、输出时钟及第一至第N高速DAC进行相应操作，从而有效解决了第一至第N高速DAC的同步输出问题及时钟延迟问题。

本发明实施例中的第一至第N高速DAC均为采样率高于2GHz的DAC。

本发明实施例中，在步骤1之前，还包括步骤0：所述FPGA控制外部时钟芯片产生时钟，并监测所述外部时钟芯片的状态，若确定所述外部时钟芯片的初始化失败，则对所述外部时钟芯片复位。也就是说，FPGA控制锁相环，将外部时钟芯片设置到需要的频率，并监测时钟准备信号，若初始化失败则复位锁相环。

具体来说，步骤202中，所述FPGA通过以下方式调整所述第一至第N高速DAC的输入时钟的相位差：所述FPGA将所述第一至第N高速DAC的输入时钟中任一高速DAC的输入时钟作为参考时钟，使用所述鉴相模块计算出所述参考时钟以外的其它输入时钟相对于所述参考时钟的相位差；所述FPGA根据所述参考时钟以外的其它输入时钟相对于所述参考时钟的相位差，对相位差大于相位差阈值的输入时钟进行相位补偿，精度可以为0.1度。

具体来说，步骤203中，鉴相模块通过以下方式对所述第一至第N高速DAC的输出时钟进行鉴相：所述鉴相模块获取所述FPGA对所述第一至第N高速DAC的输出时钟的采样结果；所述鉴相模块将所述第一至第N高速DAC的输出时钟的采样结果与目标时钟进行异或，若结果为1，则计数器加1，并根据所述计数器的结果确定所述第一至第N高速DAC的输出时钟的相位差是否在预设范围内。

同样地，鉴相模块也可以通过上述方式在步骤202中对所述第一至第N高速DAC的输入时钟进行鉴相，此处不再赘述。

基于相同构思，图3为本发明实施例提供的一种高速DAC同步电路示意图，用于实现上述实施例中所述的高速DAC的同步方法。如图3所示，该电路包括：FPGA、锁相环以及与所述FPGA连接的第一至第N高速DAC；所述第一至第N高速DAC分别通过对应的时钟缓冲器与所述锁相环连接。进一步地，所述电路还包括与所述锁相环连接的晶振。本发明实施例中，晶振频率为10MHz，晶振输入到锁相环，由锁相环产生高于2GHz的时钟，经过各个时钟缓冲器输入到对于的高速DAC中。图3中的DCO1为第一高速DAC的输出时钟，DCO2为第二高速DAC的输出时钟，以此类推，DCOn为第N高速DAC的输出时钟。

本发明实施例中，第一至第N高速DAC分别对应一片时钟缓冲器，通过这种采用单独的时钟缓冲器为每片DAC提供时钟的方式，有效避免了在高速下采用一分多的时钟缓冲器得到的时钟信号质量较差的问题。

本发明实施例由一片FPGA实现对多片高速DAC的控制，从而形成一对多的可扩展结构，可根据实际需要配置高速DAC的数量。

从上述内容可以看出：本发明的上述实施例中，高速DAC同步方法包括步骤1至步骤4，具体为：步骤1：FPGA控制第一至第N高速DAC初始化，若确定所述第一至第N高速DAC中存在至少一个高速DAC初始化失败，则复位所述第一至第N高速DAC；步骤2：所述FPGA监测所述第一至第N高速DAC的同步状态，若确定所述第一至第N高速DAC同步失败，则控制锁相环中的鉴相模块对所述第一至第N高速DAC的输入时钟进行鉴相，并调整所述第一至第N高速DAC的输入时钟的相位差，重复所述步骤1，直到所述第一至第N高速DAC正确同步；步骤3：所述FPGA控制所述鉴相模块对所述第一至第N高速DAC的输出时钟进行鉴相，若确定所述第一至第N高速DAC的输出时钟的相位差在预设范围内，则鉴相结束，否则返回所述步骤1；步骤4：所述FPGA使用所述第一至第N高速DAC中任一高速DAC的输出时钟作为FPGA的数据时钟，将数据传输给所述第一至第N高速DAC。本发明实施例分别对第一至第N高速DAC的输入时钟和输出时钟进行监控，并且在检测到输入时钟或输出时钟的相位差过大时，对输入时钟、输出时钟及第一至第N高速DAC进行相应操作，从而有效解决了第一至第N高速DAC的同步输出问题及时钟延迟问题。

本发明实施例采用单片FPGA完成整个同步过程，不仅降低了成本，而且提高了资源利用率；本发明实施例使用FPGA对锁相环及第一至第N高速DAC进行控制，具有较好的灵活性和可扩展性；本发明实施例可以实时监控第一至第N高速DAC的状态，若初始化失败则按步骤有序复位，避免了整个系统因复位不当而产生时序混乱；本发明实施例中，确定第一至第N高速DAC的输出时钟的相位差在预设范围内，则鉴相结束，从而在虽有时钟延时产生，但可以正常同步的情况下，不做进一步处理，有效节省了处理资源。

本领域内的技术人员应明白，本发明的实施例可提供为方法、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (6)

1.一种高速DAC同步方法，其特征在于，该方法包括：

步骤1：现场可编程门阵列模块FPGA控制第一至第N高速DAC初始化，若确定所述第一至第N高速DAC中存在至少一个高速DAC初始化失败，则复位所述第一至第N高速DAC；N为大于等于1的整数；

步骤2：所述FPGA监测所述第一至第N高速DAC的同步状态，若确定所述第一至第N高速DAC同步失败，则控制锁相环中的鉴相模块对所述第一至第N高速DAC的输入时钟进行鉴相，并调整所述第一至第N高速DAC的输入时钟的相位差，重复所述步骤1，直到所述第一至第N高速DAC正确同步；

步骤3：所述FPGA控制所述鉴相模块对所述第一至第N高速DAC的输出时钟进行鉴相，若确定所述第一至第N高速DAC的输出时钟的相位差在预设范围内，则鉴相结束，否则返回所述步骤1；

步骤4：所述FPGA使用所述第一至第N高速DAC中任一高速DAC的输出时钟作为FPGA的数据时钟，将数据传输给所述第一至第N高速DAC。

2.如权利要求1所述的方法，其特征在于，在所述步骤1之前，还包括：

步骤0：所述FPGA控制外部时钟芯片产生时钟，并监测所述外部时钟芯片的状态，若确定所述外部时钟芯片的初始化失败，则对所述外部时钟芯片复位。

3.如权利要求1所述的方法，其特征在于，所述FPGA调整所述第一至第N高速DAC的输入时钟的相位差，包括：

所述FPGA将所述第一至第N高速DAC的输入时钟中任一高速DAC的输入时钟作为参考时钟，使用所述鉴相模块计算出所述参考时钟以外的其它输入时钟相对于所述参考时钟的相位差；

所述FPGA根据所述参考时钟以外的其它输入时钟相对于所述参考时钟的相位差，对相位差大于相位差阈值的输入时钟进行相位补偿。

4.如权利要求1所述的方法，其特征在于，所述鉴相模块通过以下方式对所述第一至第N高速DAC的输出时钟进行鉴相：

所述鉴相模块获取所述FPGA对所述第一至第N高速DAC的输出时钟的采样结果；

所述鉴相模块将所述第一至第N高速DAC的输出时钟的采样结果与目标时钟进行异或，若结果为1，则计数器加1，并根据所述计数器的结果确定所述第一至第N高速DAC的输出时钟的相位差是否在预设范围内。

5.如权利要求1-4中任一项所述的方法，其特征在于，第一至第N高速DAC为采样率高于2GHz的DAC。

6.一种高速DAC同步电路，其特征在于，用于实现权利要求1-5中任一项所述的同步方法，该电路包括：FPGA、锁相环以及与所述FPGA连接的第一至第N高速DAC；所述第一至第N高速DAC分别通过对应的时钟缓冲器与所述锁相环连接。