CN105723644A - 基于码元转变的眼图触发 - Google Patents

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CN105723644A CN201480055935.8A CN201480055935A CN105723644A CN 105723644 A CN105723644 A CN 105723644A CN 201480055935 A CN201480055935 A CN 201480055935A CN 105723644 A CN105723644 A CN 105723644A
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Abstract

描述了促成涉及多线、多相通信链路的测试和测量的系统、方法和装置。在N相极性编码码元中传送信息并且可生成对应于这些码元的眼图，以使得这些码元与针对每个码元的对应于用来采样这些码元的时钟边沿的触发对准。眼图可被用来确定通信链路中设立时间的充分性以及定义通信信道能力的其他此类特性。

Description

基于码元转变的眼图触发
相关申请的交叉引用
本申请要求于2013年10月9日提交的美国临时专利申请No.61/888,611、以及于2014年10月6日提交的美国非临时专利申请No.14/507,702的优先权和权益，该两件申请的全部内容通过援引纳入于此。
背景
领域
本公开一般涉及高速数据通信接口，尤其涉及多线、多相数据通信链路中的信令分析。
背景技术
移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。例如，蜂窝电话中的应用处理器可从第一制造商获得，而蜂窝电话的显示器可从第二制造商获得。可使用基于标准的或专有物理接口来互连应用处理器和显示器或其他设备。例如，显示器可提供遵从由移动行业处理器接口联盟(MIPI)所规定的显示系统接口(DSI)标准的接口。
在多线接口中，通信链路的最大速度和时钟数据恢复(CDR)电路的能力可受在通信链路上携带的码元之间的转变时间的可变性、从通信链路的不同导线接收的信号之间的相移所限制。在多线接口以及类似物中。不同导线上的转变可展现信号转变时间的不同变动。当在接收机处观察到的多个转变发生在码元边界时和当转变时间在短时间段上可变时，传统测试和测量系统可能不能够正确地表征通信链路。例如，多线信号中的较大转变时间差可使高速数字存储示波器所显示的眼图中的眼图开口模糊。
概述
本文所公开的实施例提供了实现对多线和/或多相通信链路的信道特性的改进测试和测量的系统、方法和装置。该通信链路可以例如被部署在诸如包括多个半导体集成电路(IC)器件的移动终端之类的装置中。
在本公开的一方面，一种数据传输方法包括针对从通信链路顺序接收到的多个码元中的每一个码元确定对应于码元边界处的第一转变的触发点，以及提供将该多个码元的表示彼此叠加的图像。这些表示可通过在时间上对准被确定用于该多个码元的触发来在该图像中关于彼此排列。每个触发可与被用来捕捉在其对应码元中传达的数据的采样时钟相关。
在本公开的一方面，藉以确定触发的码元边界出现在每个码元的结尾。在一些实例中，藉以确定触发的码元边界可出现在每个码元的开始。第一转变可包括被多个差分接收机之一输出的信号的第一零交叉。第一转变可包括由差分探测器产生的信号的第一零交叉。第一转变可包括从对在通信链路的多条导线上观察到的电流或电压状态计算出的信号的第一零交叉。
在本公开的一方面，可确定通信链路中两条导线之间的状态差。该通信链路可包括M线、N相解码器。在一个示例中，多个差分接收机被提供在3线、3相解码器中，并且每个差分接收机的输出可标识三个或更多个电压状态之间的转变。该通信链路可包括N阶乘解码器。
在本公开的一方面，每个触发与被用来从码元的经延迟版本捕捉信息的采样时钟的边沿相关。该图像可包括眼图。
在本公开的一方面，一种设备包括用于针对从通信链路顺序接收到的多个码元中的每一个码元确定对应于码元边界处的第一转变的触发的装置，以及用于提供将该多个码元的表示彼此叠加的图像的装置。这些表示可通过在时间上对准被确定用于该多个码元的触发来在该图像中关于彼此排列。每个触发可与被用来捕捉在其对应码元中传达的数据的采样时钟相关。
在本公开的一方面，一种装置包括处理电路，其被配置成针对从通信链路顺序接收到的多个码元中的每一个码元确定对应于码元边界处的第一转变的触发，以及提供将该多个码元的表示彼此叠加的图像。这些表示可通过在时间上对准被确定用于该多个码元的触发来在该图像中关于彼此排列。每个触发可与被用来捕捉在其对应码元中传达的数据的采样时钟相关。
在本公开的一方面，一种处理器可读存储介质可具有或维持一条或多条指令，该一条或多条指令在被至少一个处理电路执行时使得该至少一个处理电路针对从通信链路顺序接收到的多个码元中的每一个码元确定对应于码元边界处的第一转变的触发，以及提供将该多个码元的表示彼此叠加的图像。这些表示可通过在时间上对准被确定用于该多个码元的触发来在该图像中关于彼此排列。每个触发可与被用来捕捉在其对应码元中传达的数据的采样时钟相关。
附图简述
图1解说了根据本文所公开的某些方面的采用IC设备之间可被测量的数据链路的装置的示例。
图2解说了根据本文所公开的某些方面的采用IC设备之间可被测量的数据链路的装置的系统架构。
图3解说了N相极性数据编码器。
图4解说了N相极性编码接口中的信令。
图5解说了N相极性解码器。
图6解说了M线、N相极性解码器中的转变检测。
图7是信号上升时间对M线、N相极性解码器中的转变检测的影响的简化示例。
图8是解说M线、N相极性解码器中的可用状态转变的状态图。
图9包括解说转变和眼区的眼图的示例。
图10包括解说当在码元之间发生多个零交叉时N相极性编码中的码元转变区可变性的时序图。
图11包括解说当在码元之间发生单个零交叉时N相极性编码中的码元转变区的时序图。
图12是解说M线、N相极性解码器中的潜在转变的眼图。
图13是解说在发射时钟用相移信号调制时与M线、N相极性通信链路相关的码元转变和眼区的眼图。
图14是解说在发射时钟用相移信号调制时M线、N相极性解码器中的码元转变和眼区的某些方面的眼图。
图15是根据本文所公开的某些方面适配的M线、N相极性通信链路的眼图的第一示例。
图16是根据本文所公开的某些方面适配的M线、N相极性通信链路的眼图的第二示例。
图17是根据本文所公开的某些方面优化的关于多码元眼图的眼图的示例。
图18是解说采用可根据本文所公开的某些方面来适配的处理电路的装置的示例的框图。
图19是根据本文所公开的某些方面的用于生成描述M线、N相信号的眼图的方法的流程图。
图20解说了根据本文所公开的某些方面的被配置成生成眼图的装置的一个示例。
图21解说了根据本文所公开的某些方面的被配置成生成眼图的测试装置的示例。
详细描述
现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。然而，明显的是，没有这些具体细节也可实践此种(类)方面。
如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者皆可以是组件。一个或多个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算机上和/或分布在两台或更多台计算机之间。另外，这些组件能从其上存储着各种数据结构的各种计算机可读介质来执行。这些组件可藉由本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。
此外，术语“或”旨在表示包含性“或”而非排他性“或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B”旨在表示任何自然的可兼排列。即，短语“X采用A或B”得到以下任何实例的满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和所附权利要求书中所使用的冠词“一”和“某”一般应当被解释成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。
本发明的某些方面可适用于被部署在电子设备之间的通信链路，这些电子设备可包括装置(诸如电话、移动计算设备、电器、汽车电子设备、航空电子系统等)的子组件。图1描绘了采用IC设备之间的通信链路的装置的简化示例。装置100可包括可操作地耦合至处理电路102的通信收发机106。在一个示例中，装置100可包括无线通信设备，该无线通信设备通过RF收发机106与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。处理电路102可包括专用IC(ASIC)108和/或一个或多个其他IC设备。ASIC108可包括一个或多个处理设备、逻辑电路等等。处理电路102可包括和/或耦合至处理器可读存储(诸如存储器112)，该处理器可读存储可维护可由处理电路102的处理器执行的指令以及可由处理电路102操纵的数据。处理电路102的某些功能可由操作系统以及应用编程接口(API)110层中的一者或多者来控制，该API110层支持并允许执行驻留在存储介质(诸如存储器设备112)中的软件模块。存储器设备112可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可以能够访问或包括本地数据库114，该本地数据库114可被配置成维护用于配置和操作该装置100的操作参数和其它信息。本地数据库114可使用数据库模块、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路102也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按键板126、按钮、摇杆或滑块开关128)、和/或其他组件。
图2是解说装置200的某些方面的示意框图，该装置200诸如是无线移动设备、移动电话、移动计算系统、无线电话、笔记本计算机、平板计算设备、媒体播放器、游戏设备、电器、可穿戴计算设备等。装置200可包括通过通信链路220交换数据和控制信息的多个IC设备202和230。通信链路220可被用于连接IC设备202和230，无论IC设备202、230彼此紧邻还是位于装置200的物理上不同的部分中。在一个示例中，通信链路220可被设在搭载IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于折叠式电话的键盘部分中，而第二IC设备230可位于折叠式电话的显示器部分中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。
通信链路220可包括多个信道222、224和226。一个或多个信道226可以是双向的，并且可以在半双工模式中和/或在全双工模式中操作。一个或多个信道222和/或224可以是单向的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在一个示例中，第一通信信道222可被称为前向链路222，而第二通信信道224可被称为反向链路224。第一IC设备202可以被指定为主机系统或发射机，而第二IC设备230可以被指定为客户机系统或接收机，即便IC设备202和230都被配置成在通信链路222上传送和接收。在一个示例中，前向链路222可以在将数据从第一IC设备202传达给第二IC设备230时以较高数据率操作，而反向链路224可以在将数据从第二IC设备230传达给第一IC设备202时以较低数据率操作。
IC设备202和230可各自包括处理器206、236，该处理器206、236可设在处理电路、计算电路、或其他电路中。在一个示例中，第一IC设备202可被适配成执行装置200的核心功能，包括维护通过无线收发机204和天线214的无线通信，而第二IC设备230可被配置成支持管理或操作显示器控制器232的用户接口，并且可使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其它特征可包括键盘、语音识别组件、全球定位系统、生物测定识别系统、运动传感器、以及其它输入或输出设备。显示器控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动程序。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维护由相应处理器206和236、和/或IC设备202和230的其它组件所使用的指令和数据。每个处理器206、236与其相应的存储介质208和238以及其它模块和电路之间的通信可分别由一个或多个总线212和242来促成。
反向链路224可按与前向链路222相同的方式操作，并且前向链路222和反向链路224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表示为数据率(或数据传输速率)和/或发射机时钟速率。取决于应用，前向和反向数据率可以基本上相同或相差几个数量级。在一些应用中，单个双向链路226可支持第一IC设备202与第二IC设备230之间的通信。当例如前向和反向链路222和224共享相同的物理连接并以半双工方式工作时，前向链路222和/或反向链路224可被配置成以双向模式工作。在一个示例中，通信链路220可被操作用于根据行业或其它标准在第一IC设备202与第二IC设备230之间传达数据、控制、命令以及其它信息。
行业标准可以是因应用而异的。在一个示例中，MIPI标准定义物理层接口，该物理层接口包括应用处理器IC设备202与支持移动设备中的相机或显示器的IC设备230之间的同步接口规范(D-PHY)。该D-PHY规范管控遵从移动设备的MIPI规范的产品的操作特性。D-PHY接口可支持使用在移动设备内的组件202和230之间互连的灵活、低成本、高速的串行接口的数据传输。这些接口可包括提供相对低比特率以及慢边沿以避免电磁干扰(EMI)问题的互补金属氧化物半导体(CMOS)并行总线。
图2的通信链路220可被实现为包括多条信号导线(被标示为M条导线)的有线总线。这M条导线可被配置成携带高速数字接口中(诸如显示器接口中)的N相编码数据。这M条导线可促成信道222、224和/或226中的一者或多者上的N相极性编码。物理层驱动器210和240可被配置成或适配成生成用于在通信链路220上传输的N相极性编码数据码元，和/或解码从通信链路220接收的N相极性编码数据码元。对N相极性编码的使用提供了高速数据传输，并且可消耗其它接口的功率的一半或更少，例如因为在N相极性编码数据链路220中更少的驱动器是活跃的。
N相极性编码设备210和/或240通常能够对通信链路220上的每次转变编码多个比特。在一个示例中，3相编码和极性编码的组合可被用于支持宽视频图形阵列(WVGA)每秒80帧的LCD驱动器IC而不需要帧缓冲器，其以810Mbps的速率递送像素数据以供显示器刷新。
图3是解说可用于实现图2中描绘的通信链路220的某些方面的M线、N相极性编码器300的简化示例的示意框图。在该示例中，M线、N相极性编码器300被配置成使用M＝3导线和N＝3相信令来传送信息。仅出于简化对本发明的某些方面的描述的目的而选择了3线、3相编码的示例。针对3线、3相编码器所公开的原理和技术可被应用于M线、N相极性编码器和解码器的其它配置中。
针对M线、N相极性编码方案中的该M条导线中的每一条导线所定义的信令状态可包括未驱动状态、正驱动状态和负驱动状态。在3线、3相极性编码方案中，可通过在信号导线310a、310b和/或310c中的两条信号导线之间提供差分电压、和/或通过驱动电流流过串联连接的信号导线310a、310b和/或310c中的两条信号导线以使得电流在这两条信号导线310a、310b和/或310c中在不同方向上流动来获得正驱动状态和负驱动状态。在一个示例中，可通过将信号导线310a、310b或310c的驱动器的输出置于高阻抗模式来实现未驱动状态。在另一示例中，可通过无源或有源地使得“未驱动的”信号导线310a、310b或310c呈现基本上处于在被驱动的信号导线310a、310b和/或310c上提供的正和负电压电平之间的中间点的电压电平来在信号导线310a、310b或310c上获得未驱动状态。通常情况下，没有显著电流流过未驱动的信号导线310a、310b或310c。可以使用可表示电压或电流状态的三个信令状态{+1，0，-1}来标示针对3线、3相极性编码方案所定义的信令状态。在一个示例中，这三个状态{+1，0，-1}可表示三个电压电平+V、0、-V。在另一示例中，这三个状态{+1，0，-1}可表示三个电压电平+V、+V/2、0。在另一示例中，这三个状态{+1，0，-1}可表示电流I、0、-I。
3线、3相极性编码器可采用一组驱动器308来控制连接器/导线310a、310b和310c的信令状态。驱动器308可被实现为单位电平电流模式或电压模式驱动器。每个驱动器308可接收决定对应的连接器310a、310b或310c的信令状态的一组信号316a、316b或316c。在所描绘的示例中，每个驱动器308接收为对应的连接器310a、310b或310c定义四种可能状态的一对信号316a、316b或316c。在另一示例中，每个驱动器308可接收为对应的连接器310a、310b或310c定义8种可能状态的一组三个信号。
对于M线、N相极性编码方案中的每个传送码元区间，至少一条信号导线310a、310b或310c处于未驱动状态(0信令状态)，而正驱动(+1信令状态)信号导线310a、310b或310c的数目等于负驱动(-1信令状态)信号导线310a、310b或310c的数目，以使得流向接收机的电流之和为零。至少一条信号导线310a、310b或310c的信令状态在先前传送码元与下一传送码元之间的每个码元转变处改变。当至少一条信号导线310a、310b和/或310c的信令状态在每一对连续码元之间改变时，接收机可基于这些转变来可靠地生成接收时钟。
在操作中，映射器302可接收输入数据310并将其映射至一组码元312。在所描绘的3线、3相示例中，该组码元包括七个3比特码元，并且输入数据310的16比特字可被编码在每组码元中。3比特码元的每个比特针对一个码元区间定义信号导线310a、310b和310c之一的状态。可使用并-串转换器304来将码元序列312串行化，该并-串转换器304提供码元314的经定时序列，每个码元定义这3条导线310a、310b和310c的信令状态。通常使用用于界定码元区间的传输时钟来对码元序列314进行定时，由此在每个码元区间中传送单个码元。3线相位编码器306一次一码元地接收由映射器产生的7码元序列314，并且针对每个码元区间计算每条信号导线310a、310b和310c的状态。3线编码器306基于当前输入码元314以及信号导线310a、310b和310c的先前状态来选择信号导线310a、310b和310c的状态。
使用M线、N相编码准许数个比特被编码在多个码元中。可在每个码元中编码非整数个数据比特。在3线、3相系统的示例中，可被同时驱动的2条导线有3种可用组合，并且被驱动的导线对上的极性有2种可能组合，从而产生6个可能状态。信号导线310a、310b和310c的信令状态在码元之间的每个转变处改变，并且相应地在每次转变时这6种状态中有5种状态可用。换言之，至少一条导线的状态在每个转变处改变以准许接收机生成可靠的接收时钟，并且在给定当前信令状态的情况下在每个转变处有五种可能信令状态是可用的。在5种状态下，每码元可编码log2(5)≌2.32个比特。相应地，映射器可接受16比特字并将其转换成7个码元，因为每码元携带2.32个比特的7个码元可编码16.24个比特。换言之，编码五种状态的七个码元的组合具有57(即78125)种排列。相应地，这7个码元可被用于编码16个二进制比特的216(即65536)种排列。
图4是包括使用三相调制数据编码方案来编码的信号的时序图400的示例的示图。该数据编码方案通过循环状态图450来解说。信息可被编码在信令状态序列中，其中例如每个导线或连接器310a、310b、310c的信令状态与由状态图450所定义的三相状态S1、S2和S3之一是一致的。每个状态可与其他状态隔开120°相移。在一个示例中，可在码元之间的每个转变处按导线或连接器310a、310b、310c上的相位状态的旋转方向来编码数据。信号中的相位状态可按顺时针方向452、452’或按逆时针方向454、454’旋转。例如在顺时针方向452、452’上，相位状态可在包括从S1到S2、从S2到S3和从S3到S1的转变中的一者或多者的序列中前进。在逆时针方向454、454’上，相位状态可在包括从S1到S3、从S3到S2和从S2到S1的转变中的一者或多者的序列中前进。三条导线310a、310b和310c携带相同信号的不同相移版本，其中这些版本相对于彼此被移相120°。每个信令状态可被表示为导线或连接器上的不同电压电平和/或电流流过导线或连接器的方向。在3线系统中的信令状态序列中的每一个状态期间，每条导线310a、310b和310c处于与其他导线不同的信令状态。当在3相编码系统中使用3条以上导线310a、310b和310c时，两条或更多条导线310a、310b和/或310c在每个信令区间可处于相同的信令状态，尽管每个状态在每个信令区间中出现在至少一条导线310a、310b和/或310c上。
可在每个相变410处按旋转方向来编码信息，并且3相信号可针对每个信令状态改变方向。可通过考虑哪些导线310a、310b和/或310c在相变之前和之后处于‘0’状态(例如，未驱动状态)来确定旋转方向，因为未驱动的导线310a、310b和/或310c在旋转三相信号中的每个信令状态处改变，而不管旋转方向如何。
该编码方案还可在被有源地驱动的两个导体310a、310b和/或310c的极性408中编码信息。在3线实现中的任何时间，导体310a、310b、310c中的恰好两个导体是用方向相反的电流和/或用差分电压来驱动的。在简单实现中，可使用两个比特值412来编码数据412，其中一个比特被编码在相变410的方向中，而第二比特被编码在当前状态的极性408中。
时序图400解说了使用相位旋转方向和极性两者的数据编码。曲线402、404和406针对多个相位状态分别与三条导线310a、310b和310c上携带的信号有关。最初，相变410是顺时针方向的且最高有效位被设置为二进制‘1’，直至相变410的旋转在时间414处切换到逆时针方向(如由最高有效位的二进制‘0’所表示的)。最低有效位反映该信号在每个状态中的极性408。
在一些实例中，该编码方案可在两个被有源地驱动的导体310a、310b和/或310c的极性408的变化中编码信息。在一个示例中，具有“1”值的比特可被编码为极性408在两个码元区间之间变化，而具有“0”值的比特可被编码为极性408在这两个码元区间之间不变。解码器可被配置成通过检测旋转方向的变化和极性的变化来在码元之间的边界处解码数据。如果数据被编码在图4的示例中的两个码元区间之间的极性变化中，则所描绘的编码值412的序列可由序列{11，10，10，11，10，01，01，01，01，01，01，01}替换。
根据本文所公开的某些方面，一个比特的数据可被编码在3线、3相编码系统中的旋转或相位变化中，而附加比特可被编码在两条被驱动的导线的极性中或被驱动导线的与用于先前导线状态的极性相比的极性变化中。可通过允许从当前状态转变到任一种可能状态来在3线、3相编码系统的每次转变中编码附加信息。在给定3个旋转相位以及每个相位有两种极性的情况下，在3线、3相编码系统中有6种状态可用。相应地，从任何当前状态的转变有5种状态可用。相应地，每码元(转变)可编码log2(5)≌2.32个比特，这允许映射器302接受16比特字并将其编码在7个码元的序列中。
N相数据传输可使用在通信介质(诸如总线)中提供的三条以上导线。使用可被同时驱动的附加信号导线提供了状态和极性的更多组合，并且允许在状态间的每次转变处编码更多比特的数据。这可显著地提高系统的吞吐量，并且相对于使用多个差分对来传送数据比特的办法降低了功耗，同时提供了增加的带宽。
在一个示例中，编码器可使用6条导线来传送码元，其中对于每个状态，驱动2对导线。6条导线可被标记为A到F，以使得在一个状态中，导线A和F被驱动为正，导线B和E被驱动为负，而C和D未被驱动(或不携带电流)。对于6条导线，可以有：
C ( 6 , 4 ) = 6 ! ( 6 - 4 ) ! 4 ! = 15
种可能的被有源地驱动的导线组合，其中对于每个相位状态，有：
C ( 4 , 2 ) = 4 ! ( 4 - 2 ) ! 2 ! = 6
种不同的极性组合。
这15种不同的被有源地驱动的导线组合可包括：
在4个被驱动的导线中，可能是两条导线被驱动为正(而另两条必须被驱动为负)的组合。极性组合可包括：
++--+--++-+--+-+-++---++
相应地，不同状态的总数可被计算为15x6＝90。为了确保各码元之间的变换，从任何当前状态有89个状态可用，并且可被编码在每个码元中的比特的数目可被计算为：每码元log2(89)≌6.47个比特。在这一示例中，给定5x6.47＝32.35个比特，映射器可将32比特字编码成5个码元。
针对任何大小的总线，可被驱动的导线组合的数目的总方程是总线中的导线数目和同时被驱动的导线数目的函数：
被驱动的导线的极性组合的数目的方程为：
每码元的比特数目为：
图5包括解说3线、3相解码器的简化示例的某些方面的示意框图500。差分接收机502和导线状态解码器504被配置成提供三条信号导线310a、310b和310c相对于彼此的状态的数字表示，以及检测这三条信号导线310a、310b和310c的信令状态相比于这三条信号导线310a、310b和310c在前一码元周期中的信令状态的变化。这三条信号导线310a、310b和310c在码元周期期间的信令状态的数字表示可被称为原始码元。串并转换器506组装七个连续原始码元514的序列以获得供解映射器508处理的一组7个码元516。解映射器508产生16比特输出数据518，该输出数据518可被缓冲在FIFO510中以提供输出数据620。
在操作中，导线状态解码器504可从在导线310a、310b和310c上接收的信号中提取码元514的序列。基于可被表示为在导线310a、310b和310c上接收的信号的相位旋转和极性或极性变化的组合的信令状态来解码码元514，如本文所公开的。导线状态解码器可包括CDR524，该CDR524提取可被用于可靠地从导线310a、310b和310c捕捉码元的时钟526。CDR524可被配置成基于在连贯码元区间之间的每个边界处发生导线310a、310b和/或310c中的至少一条导线上的转变来生成时钟526。CDR524可延迟时钟526的边沿以允许所有导线310a、310b和310c有时间稳定下来并由此确保当前码元可出于解码目的被可靠地捕捉到。
由CDR524使用的延迟可被配置成允许足以掩蔽在同一码元边界处的多重边效应的时间段，其中多重边是由差分接收机502中的不同差分接收机在不同时间生成的。这些多重边可能在某些状态转变使得不同的差分接收机502产生可在时间上相对于彼此分开的边沿时产生。CDR524可包括延迟元件，该延迟元件延迟对在码元边界处首个出现的边沿的响应，直至所有可能边沿已发生的时间。CDR524可对码元边界处首个出现的边沿作出响应，在码元边界处发起延迟时段，并且忽略在码元边界之后发生的任何其它边沿直至该延迟时段已逝去。
可以预期CDR524的组件的性能变化会影响多重边之间的延迟。可以通过为CDR524配置计及最差情形状况的延迟来容适CDR524中的组件的这些性能变化。性能变化可能例如由功率、电压和热(PVT)状况的变化引起。该延迟的历时可能影响通信链路的性能，并且可能限制可用于通信链路的最大时钟频率。如果所配置的延迟太短，则可能为单个码元创建多个时钟脉冲，这可能导致发射机与接收机之间的失步。如果延迟太长，则码元时间可能交叠，由此导致时钟恢复电路发生故障或为两个码元区间生成单个脉冲。
图6包括解说3线、3相解码器中的时钟生成的某些方面的示意框图600。一组差分接收机602a、602b和602c将三条信号导线310a、310b和310c中的每一条导线的信令状态与这三条导线310a、310b和310c中的其他导线的信令状态进行比较。在所描绘的示例中，第一差分接收机602a将导线310a和310b的信令状态进行比较，第二差分接收机602b将导线310b和310c的状态进行比较，以及第三差分接收机602c将导线310a和310c的状态进行比较。如本文所描述的，导线310a、310b和310c中的至少一条导线的信令状态在每个码元边界处改变。相应地，当差分接收机602a、602b和602c中的至少一个差分接收机的输出在每个码元区间结束处改变时，状态变化检测电路604可检测到信令状态变化的发生。
某些信令状态转变可以是可由单个差分接收机602a、602b或602c检测的，而其他信令状态转变可由差分接收机602a、602b和/或602c中的两个或更多个差分接收机来检测。在一个示例中，两条导线的信令状态可以在码元转变之后不改变，并且对应的差分接收机602a、602b或602c的输出也可以在码元转变之后不改变。在另一示例中，导线对602a、602b和/或602c中的两条导线可以在第一时间区间中处于相同的第一状态，并且这两条导线可以在第二时间区间中处于相同的第二状态，以使得对应的差分接收机602a、602b或602c的输出可以在相位转变之后不改变。相应地，时钟生成电路606可包括信令状态变化检测电路和逻辑604，该信令状态变化检测电路和逻辑604监视所有差分接收机602a、602b和602c的输出以确定信令状态转变何时已发生。该时钟生成电路可基于所检测到的信令状态转变来生成接收时钟608。
不同导线310a、310b和/或310c上的信令状态变化可在不同时间发生或被检测到。对信令状态变化的检测定时可根据已发生的信令状态变化的类型而变化。此可变性的结果在图6中提供的简化时序图650中解说。仅为了解说清楚起见，表示信令状态变化检测电路604和/或差分接收机602a、602b和602c的输出的标记622、624和626被指派不同的高度。标记622、624和626的相对高度与用于时钟生成或数据解码的电压或电流电平、极性或者加权值不具有特定关系。时序图650解说了与在三条导线310a、310b和310c上传送的码元相关联的转变定时的影响。在时序图650中，一些码元之间的转变可导致其间可以可靠地捕捉码元的可变捕捉窗口630a、630b、630c、630d、630e、630f和/或630g(统称为码元捕捉窗口630)。所检测到的信令状态变化的数目和它们的相对定时可导致时钟信号608的抖动。
码元捕捉窗口630的大小可变性和相关联抖动可部分地由导线310a、310b和310c的电气特性引起，如图7中描绘的简单示例700中所解说的。转变时间可能受信号上升或下降时间可变性和/或由制造工艺容限、电压和电流源的变动和稳定性以及工作温度所引起的检测电路可变性的影响。较大的转变时间可变性可归因于3相信令中存在不同的电压或电流电平。图7中描绘了简化的“电压-电平”示例，其解说了单条导线310a、310b或310c中的转变时间。第一码元(Symn)702可在结束于时间722处的码元区间中传送，第二码元(Symn+1)可在结束于时间724处的码元区间中传送，以及第三码元(Symn+2)706可在结束于时间726处的码元区间中传送，第四码元(Symn+3)708的传输在时间726开始。可在可归因于导线310a、310b或310c中的电压达到阈值电压718和/或720所花费时间的第一延迟712之后检测从由第一码元702所确定的状态到对应于第二码元704的状态的转变。该阈值电压可被用于确定导线310a、310b或310c的状态。可在可归因于导线310a、310b或310c中的电压达到阈值电压718和/或720之一所花费时间的第二延迟714之后检测从由第二码元704所确定的状态到第三码元706的状态的转变。可在可归因于导线310a、310b或310c中的电压达到阈值电压718和/或720所花费时间的第三延迟716之后检测从由第三码元706所确定的状态到第四码元708的状态的转变。
如所描绘的，第三延迟716可短于第一延迟712，并且第二延迟714可为最长延迟。第二延迟714可为最长延迟是因为状态0是未驱动状态且导线310a、310b或310c中的电压可缓慢地朝阈值720漂移，而第一延迟712和第二延迟716与其中导线310a、310b或310c分别被有源地拉至-1和+1状态的转变相关联。
图8是解说3线、3相通信链路的一个示例中的6种可能相位-极性状态和30种可能状态转变的状态图800。状态图800中的可能状态802、804、806、812、814和816包括图4的示图450中所示的状态。如示例状态元素820中所示，状态图800中的每种状态802、804、806、812、814和816包括示出分别在导线310a、310b和310c上传送的信号A、B和C的信令状态的字段822，以及示出由差分接收机(诸如图6中描绘的差分接收机602a、602b、602c)扣除导线电压之后的结果的字段824。例如，在状态802(+x)中，导线A＝+1、导线B＝-1以及导线C＝0，从而产生差分接收机602a的输出(A-B)＝+2，差分接收机602b的输出(B-C)＝-1以及差分接收机602c的输出(C-A)＝+1。如该状态图所解说的，状态变化检测电路系统604所作出的转变判定基于由差分接收机602a、602b和602c所产生的5种可能电平，其包括-2、-1、0、+1和+2电压状态。
眼图或眼示图是数字数据信号的时域显示，其中许多数据区间波形以交叠方式来显示。触发用作被显示信号的起始点并且触发可在等于与数据的一个单位区间(UI)相关联的频率的固定重复时间段处发生，UI可对应于码元传输时间。包括一个UI的每个交叠信号部分的起始点通常被触发控制。眼图提供了用于评估信道噪声和码元间干扰(ISI)对将被接收的基带信号的影响的有用工具。
图9解说了作为多个码元区间的重叠生成的眼图900，该多个码元区间包括对应于单个UI的码元区间902。信号转变区904表示在两个码元之间的边界处的不定性时间段，其中可变的信号上升时间阻碍可靠的解码。状态信息可在“眼图开口”内的眼图掩模906所定义的区域中可靠地确定，该“眼图开口”表示其中码元稳定且能被可靠地接收和解码的时间段。眼图掩模906掩蔽掉不发生零交叉的区域并且眼图掩模被解码器用来防止因UI边界处在第一信号零交叉之后的后续零交叉的效应引起的多时钟。
信号的周期性采样和显示的概念在使用时钟－数据恢复电路的系统的设计、适配和配置期间是有用的，该时钟－数据恢复电路使用在收到数据中出现的频繁转变来重新创建收到数据定时信号。基于串行器/解串行器(SERDES)技术的通信系统是其中眼图900可被用作基于眼图900中“眼睛”的开口来评判可靠地恢复数据的能力的基础的系统的示例。
常规眼图900的触发点910可定义被捕捉和显示的每个波形的起始时间，从而所有被捕捉的波形交叠以显示一视图，该视图示出所有低到高和高到低转变相对于理想码元边界时间的相对时间偏移908。理想码元边界可被定义为用于具有零发射时钟抖动和零ISI的收到信号的中间点908的交叉。理想码元边界点是“1UI”区间902的端点。
M线、N相编码系统(诸如3线、3相编码器)可对在每个码元边界处具有至少一个转变的信号编码，并且接收机可使用那些确保的转变来恢复时钟。接收机可需要紧挨在码元边界处的第一信号转变之前的可靠数据，并且还必须能够可靠地掩蔽与相同码元边界相关的多个转变的任何发生。多个接收机转变可因以下原因发生：M线(例如，三线)上携带的信号之间的上升和下降时间的微小差异、以及收到信号对的组合(例如，图6的差分接收机602a、602b和602c的A-B、B-C和C-A输出)之间的信号传播时间的微小差异。
图10和11提供了代表从第一状态到第二状态的转变以及可被应用以改善信令性能的定时调整的简化示例的时序图1000和1100。时序图1000和1100涉及3线、3相通信链路的示例，其中由于三线的三个信号之间的上升和下降时间的微小差异并且由于收到信号对的组合(例如，A-B、B-C和C-A)之间的信号传播时间的微小差异，可在每个UI边界处发生多个接收机输出转变。出于此说明的目的，图10和11中描绘的信号被假定不具有相位抖动或ISI。导线的初始状态可以是被驱动状态，其有可能转变到另一种被驱动状态或转变到未驱动状态。导线的初始状态可以是未驱动状态，具有到被驱动状态的可能转变。
关于图10，时序图1002、1012和1022解说了在该组图表1050中所示的信号转变之前和之后在差分接收机602a、602b和602c处可测量的信号导线310a、310b和310c(分别为信号A、B和C)之间的差异。在图10和11所描绘的示例中，-1状态由0伏的电压电平表示，并且+1状态由正电压(+V)表示，从而零交叉发生在+V/2伏处。在许多实例中，一组差分接收机602a、602b和602c可被配置成通过比较两条信号导线310a、310b和310c的不同组合来捕捉转变。在一个示例中，这些差分接收机602a、602b和602c可被配置成通过确定它们相应输入电压的差异(例如，通过减法)来产生输出。时钟可基于差分接收机602a、602b和602c中的一者或多者的输出的零交叉来生成。零交叉可在信号转变穿过0状态时发生，0状态由表示+1状态的电压与表示-1状态的电压之间的电压范围中的中间点处的电压来表示。在一个示例中，在-1状态由负电压(-V)表示并且+1状态由正电压(+V)表示时，零交叉在0伏处发生。
参照图10，时序图1002和1052涉及从码元(+x)802到码元(–x)812(参见图8)的转变，其中信号A从+1状态转变到-1状态，信号B从-1状态转变到+1状态，以及信号C保持在0状态。相应地，差分接收机602a可在AB转变1006之前测得差值+2而在AB转变1006之后测得差值-2，差分接收机602b和602c可各自在BC和CA转变1004之前测得差值-1而在BC和CA转变1004之后测得差值+1。在此示例中，BC和CA转变1004和1006均具有零交叉。零交叉可在靠近的时间邻近度1010中发生，因为两个转变都是朝向被驱动状态。
时序图1012和1054涉及从码元(+x)802到码元(+y)804的转变，其中信号A从+1状态转变到0状态，信号B从-1状态转变到+1状态，以及信号C从0状态转变到-1状态。相应地，差分接收机602a可在AB转变1016之前测得差值+2而在AB转变1016之后测得差值-1，差分接收机602b可在BC转变1014之前测得差值-1而在BC转变1014之后测得差值+2，以及差分接收机602c可贯穿CA“非转变”1018保持在差值-1。在此示例中，BC和AB转变1014和1016均具有零交叉。这些零交叉可被分开显著的时间区间1020。发生该差异可能是由于BC转变1014涉及具有最终被驱动状态的两个信号而AB转变1016涉及具有最终未驱动状态的一个信号。
时序图1022和1056涉及从码元(+x)802到码元(+z)806的转变，其中信号A从+1状态转变到-1状态，信号B从-1状态转变到0状态，以及信号C从0状态转变到+1状态。相应地，差分接收机602a可在AB转变1026之前测得差值+2而在AB转变1026之后测得差值-1，差分接收机602b可在BC非转变1028之前和之后测得差值-1，以及差分接收机602c可在CA转变1024之前测得差值-1而在CA转变1224之后测得差值+2。在此示例中，CA和AB转变1024和1026均具有零交叉。这些零交叉可被分开显著的时间段1030，其中该差异可归因于CA转变1024涉及两者均具有最终被驱动状态的信号A和C而AB转变1026涉及具有最终未驱动状态的一个信号(信号B)。
零交叉之间的时间区间1010、1020和1030可由不同状态组合之间的转变时间的差异引起。典型地，转变到被驱动状态的转变时间可短于转变到未驱动状态的转变时间。可采用产生增大或减小的上升时间差的其它电路实现。例如，当零状态是被驱动电平而非未驱动电平时，或者在未驱动信号导线被上拉和/或下拉电阻器终接的情况下，差分接收机602a、602b和602c的输入处的信号的相对时间关系可受到影响。因此，可针对在接收机输入处接收到的信号预期不同的定时关系。
图10中所解说的示例描述了+x到–x、+x到+y以及+x到+z这三种状态转变的转变对准，并且如时序图1052、1054和1056所示，在信号导线310a、310b和310c中的至少两者上发生零交叉。这三种状态转变中发生的状况可存在于图8中所示的30种可能状态转变中的18种中。
图11的时序图1102和1152涉及从第一码元(+x)802到第二码元(–y)814的转变，其中信号A从+1状态转变到0状态(例如，转变到未驱动状态)，信号B贯穿转变在-1状态不变，以及信号C从0状态转变到+1状态。相应地，差分接收机602a可在AB转变1104之前测得差值+2而在AB转变1104之后测得差值+1，差分接收机602b可在BC转变1110之前测得差值-1而在BC转变1110之后测得差值-2，以及差分接收机602c可在CA转变1106之前测得差值-1而在CA转变1106之后测得差值+1。在此示例中，仅一个差分接收机602c产生具有零交叉的输出。
时序图1122和1154涉及从第一码元(+x)802到第二码元(–z)806的转变，其中信号A保持在+1状态，信号B从-1状态转变到0状态，以及信号C从0状态转变到-1状态。相应地，差分接收机602a可在AB转变1124之前测得差值+2而在AB转变1124之后测得差值+1，差分接收机602b可在BC转变1126之前测得差值-1而在BC转变1126之后测得差值-1，以及差分接收机602c可在CA转变1130之前测得差值-1而在CA转变1130之后测得差值-2。在此示例中，仅一个差分接收机602b产生具有零交叉的输出。
图12解说针对3相信号生成的眼图1200的示例。眼图1200可从多个码元区间1202的重叠生成。眼图1200可使用固定和/或码元独立的触发1230来产生。眼图1200包括增多数目的电压电平1220、1222、1224、1226、1228，它们可归因于典型N相驱动电路所采用的多个电压电平。在该示例中，眼图1200可表示被提供给差分接收机602a、602b和602c的3线、3相编码信号的可能转变。三个电压电平可使得差分接收机602a、602b和602c针对正极性和负极性两者生成强电平1226、1228和弱电平1222、1224。典型地，在任何码元中仅一条导线310a、310b和310c是未驱动的并且差分接收机602a、602b和602c不产生0状态(这里为0伏)输出。与强和弱电平相关联的电压不需要关于0伏电平均匀间隔。例如，弱电平1222、1224表示可包括未驱动信号导线310a、310b和310c所达到的电压电平的电压的比较。眼图1200反映了常规办法，其中交叠由差分接收机602a、602b和602c产生的波形通常是有用的，因为在接收方设备处捕捉数据时，所有三对信号被同时考虑。由差分接收机602a、602b和602c产生的波形表示三个信号对比较(A-B、B-C和C-A)。
3相解码器中使用的驱动器、接收机和其它设备可展现不同切换特性，其可在从三条导线接收的信号之间引入相对延迟。可在每个UI边界1208和/或1214处观察到多个接收机输出转变，这是因为三条导线310a、310b、310c的三个信号之间的上升和下降时间的微小差异并且因为各对收到信号310a、310b、310c的组合之间的信号传播时间的微小差异。眼图1200可捕捉上升和下降时间的偏差作为每个UI边界1208和1214附近的转变中的相对延迟1206。上升和下降时间的偏差可因3相驱动器的不同特性而引起。上升和下降时间的差异还可导致码元区间时间1202的有效缩短或延长。
信号转变区1204表示不定性时间段，其中可变的信号上升时间阻碍可靠的解码。状态信息可在“眼图开口”1206中可靠地确定，该“眼图开口”1206表示其中码元稳定且能被可靠地接收和解码的时间段。在一个示例中，可确定眼图开口1206在信号转变区1204的结尾1212处开始，并且在码元区间1202的终止1214处结束。在图12所描绘的示例中，可确定眼图开口1206在信号转变区1204的结尾1212处开始，并且在连接器310a、310b、310c的信令状态和/或三个差分接收机602a、602b和602c的输出已开始改变成反映下一码元的时间1216处结束。
被配置成用于N相编码的通信链路220的最大速度可能受到信号转变区1204相比于收到信号眼图开口1206的历时的限制。码元区间1202的最小周期可能受到与例如图5所解说的的解码器500中或图6的时钟生成电路606中的CDR电路524相关联的紧设计余裕的约束。不同信令状态转变可与对应于两条或更多条导线310a、310b和/或310c的信号转变时间的不同变动相关联，由此导致接收方设备中的差分接收机602a、602b和602c的输出以相对于码元边界1208的不同时间和/或速率改变，其中至差分接收机602a、602b和602c的输入310a、310b、310c在码元边界1208处开始改变。可在CDR电路524中提供延迟元件以容适差分接收机602a、602b和602c中的两个或更多个的输出处收到信号转变时间的可能的大变动。可在图6中所示的状态变化检测电路604和/或时钟生成电路606中的一者或多者中提供延迟元件。在一个示例中，该延迟元件可具有超过转变区时间1204的最小延迟周期。该延迟元件所提供的最大延迟时间不可延伸超过眼图开口1206的闭合边沿1216。在一些实例中，该延迟元件所提供的最大延迟时间不可延伸超过下一码元区间在时间1214处的开头。在以更快数据率的情况下，与码元区间1202相比，眼图开口1206可变得较小，并且码元转变可变性的影响可确定最大码元传输率。
任何单个转变的历时不太可能跨越信号转变区(tΔJ)1204的全范围，因为不太可能在单个码元转变期间发生最小可能信号转变时间和最大可能转变时间。在一个示例中，针对所有可能码元转变，信号转变区1204可由在差分接收机602a、602b、或602c的输出处检测到的第一零交叉1210的时间和在差分接收机602a、602b、或602c的输出处检测到的最后一个零交叉1212的时间来界定。在差分接收机602a、602b和602c的输出处观察到的转变时间可对应于连接器和/或导线310a、310b或310c处的电压在发射机中的驱动器308的一个或多个输入的改变之后达到信令状态所花费的时间。
可通过信号导线和/或连接器310a、310b或310c的特性以及所涉及的状态转变的类型来确定最长可能转变时间。在一个示例中，最长可能转变时间可由一个或多个信号的上升或下降时间来确定。上升和下降时间可由原始和/或最终状态的本质和电压电平来确定。通常，最长可能转变时间对应于被有源地驱动的状态与未驱动状态之间的转变。
转变区1204相对于码元区间1202的高tΔJ值可导致与CDR电路524或时钟生成电路606相关联的设计难度增大。例如，时钟生成电路606可采用由三个差分接收机输出602a、602b和602c的第一零交叉触发的延迟元件或定时器。所有这三个差分接收机602a、602b和602c的输出状态在所有差分接收机602a、602b和602c都已达到其最终状态之前可能无法被安全地采样，该最终状态可由转变区的结尾1212来定义。相应地，该定时器可优选地在转变区1204的结尾1212之后不久期满，此时时钟生成电路606可输出被用于对这三个差分接收机602a、602b和602c的输出进行采样的时钟边沿。
在一些设备中，CDR电路524中的延迟元件可能受到制造工艺、电路电源电压、以及管芯温度的变动(PVT变动)的困扰，并且可能生成显著变化的延迟。在此类系统中，CDR电路524的标称工作条件一般在设计上设置成在眼图开口1206的中间某处生成时钟边沿以确保即使在最差情况PVT效应下时钟边沿仍在转变区1204的结尾1212之后且在至下一码元的转变区的开端1216之前发生。保证时钟边沿在眼图开口1206内的CDR电路524的设计难度可能在转变区1204相比于眼图开口1206较大时出现。例如，典型的延迟元件可产生在所有PVT条件下变化2倍的延迟值，并且眼图开口1206必须大于转变区1204以使得不可调延迟值可被选取。
在一些实例中，可基于传送电路的一个或多个驱动器308(参见图3)的输入变化与在接收机中的差分接收机502(参见图5)的输出处所观察到或预期的相应转变之间的最大定时来计算转变区1204的历时。在其他实例中，针对所有码元转变，可在接收机502的输出处将经修改的转变区1216确定为一个接收机502的输出处的第一转变的时间1218与其他接收机502的输出处的最后一个转变的时间1214之间的最大差异。
图13是解说用于使用固定触发点1310捕捉的3线、3相信号的常规眼图1304上的相位抖动的效应的示图1300。用于接收机处接收到的第一码元(n＝6)1302的眼图1302可具有“1UI”码元区间1314。用于先前码元的采样点1306可关于第一码元1302的转变的开始来定义。相位变动的效应可在码元系列(n＝0到0＝12)1312中观察到。转变点从一个UI到下一个UI的移动可归因于例如因发射时钟抖动引起的UI长度的小变化。在所描绘的示例中，相移被一般性地表征为正弦曲线，并且用于组合码元系列1312的眼图1304示出相对于用于每个码元的可用眼图开口1310显著减小的眼图开口1316。
在所解说的示例中，随机抖动对眼图1304的影响起源于以UI率的频率1/24调制的链路发射时钟频率。UI1314中的最大差异可被确定为与平均数(A)的偏离的幅度以及整个调制循环中UI1314的数目。在一个示例中，最大偏离可被计算为：
peak_deviation_in_one_UI＝A*sin(2π/UI_per_cycle)(一个UI中的峰值偏离＝A*sin(2π/每循环的UI))。
在图13所示的示例中，UI1314的历时可被图解为约8.25厘米的距离，而循环中的峰值偏离被图解为约1.75厘米。变动的每个循环中存在24个UI，并且A＝1.75/8.25＝0.2121UI。
peak_deviation_in_one_UI＝0.2121*sin(2π/24)＝0.0549。
因此，在该示例中，码元之间的峰值偏离约为UI1314的5.5％。UI1314的开始1308和结尾1308’的该相位改变相对于理想触发点1310逐循环的累积效应导致眼图开口1316相对于可用每码元眼图开口1310靠近一显著量。可用每码元眼图开口1310关于每个码元1312可显著大于因时钟信号中的抖动而在常规眼图中展现的开口1316。M线、N相通信链路中的时钟边沿可针对每个码元312独立生成，并且采样点1306可按利用完整每码元眼图开口1310的方式从此类独立生成的时钟导出。在该示例中，可在码元转变1308和/或1308’处检测到的第一边沿发生之前很短时间内提供的采样点1306处对数据采样。
当在每个UI边界1308和1308’附近的多个接收机转变的概念与发射机时钟的相位抖动和ISI相结合时，眼图开口1316可能看起来接近闭合或者甚至完全闭合，尽管在操作中，3相接收机在每码元眼图开口1310中可具有绰绰有余的定时余裕来可靠地捕捉信号。实际的定时余裕通常不基于与码元1302无关的触发1310，而是可以基于3相恢复时钟，其从每个码元边界1308和1308’处的信号转变导出，从而仅仅对每码元眼图开口1310的循环到循环效应是显著的。
图14提供了解说由N相解码器生成的在数据捕捉点1410处或附近触发的3相眼图的时序图1400。数据捕捉点1410在被接收机检测到的UI边界1408’处的第一转变之前的时刻发生。3相眼图可与数据捕捉点1410对准和/或同步，数据捕捉点1410基于差分接收机602a、602b和602c的三个波形(A-B、B-C和C-A)中的任一波形的第一零交叉来确定，其中零交叉发生在UI边界1408和/或1408’处。如所解说的，触发点1410在图10所示的tΔJ区间1010、1020和1030的左侧的左侧上。
UI1402由穿过差分零信号电平(零交叉)的一个或多个差分信号转变的开始和结尾限定边界。在3相系统中，这些差分波形(A-B、B-C和C-A)被一起考虑。时间窗口W-11404定义在UI1402的开始处信号差异具有零交叉(即，与中间点1410交叉)的区域，而时间窗口W01406是在UI1402的结尾处信号差异具有零交叉的区域。在时间窗口W01406中具有零交叉的群A-B、B-C和C-A中的第一信号差异定义触发点1410。眼图通过交叠多个UI时段的时域波形来产生，其中所有波形的触发点1410在与所显示的眼图中的相同时间点对准。触发点可被设为数据采样点，即差分接收机602a、602b和602c的输出的第一个检出转变和/或第一个零交叉。
典型地，N相时钟恢复和数据采样电路仅对循环到循环事件是灵敏的并且有可能使常规眼图显示提供易误解的信息。例如，眼图可能看起来是完全闭合的，甚至在每个个体循环或者数据信号的UI1402正好在数据信号的第一转变(其标记UI边界1408和/或1408’)之前具有大量的定时余裕来采样数据时。3相时钟恢复电路和数据捕捉电路最不受该眼图闭合影响，因为时钟恢复电路可生成产生正好在接近UI边界1408和/或1408’的第一转变之前的捕捉点1410的采样时钟。用于基于SERDES的系统的常规数据捕捉电路可使用PLL来恢复时钟并且通常要求捕捉发生在眼图开口的中间。然而，3相数据捕捉电路和数据采样电路可在每个UI边界1408和1408’处调整采样点1410以便在理想时刻对收到数据采样，这产生了用于数据捕捉电路的较大或优化数据设立时间。恢复电路仅需要检测UI边界1408和/或1408’处的第一边沿并且触发延迟电路掩蔽同一UI边界1408和/或1408’附近的任何后续接收机转变。
本文所公开的N相眼图可被用于观察N相信号的数据采样和时钟恢复余裕。所公开的N相眼图模仿时钟恢复和数据捕捉电路的行为以便观察可用于数据采样电路的定时余裕和时钟恢复电路中的定时掩模所需的延迟量。该公开的N相眼图定义可被N相测试装备用来显示新类型的眼图，装备用户可观看和解读该新类型的眼图。出于该公开的目的，所公开的N相眼图的某些方面是关于3相编码通信链路来描述的。对应于使用3条以上导线的通信链路的N相眼图可在眼图中具有4个以上的电平。然而，本文所描述的某些原理和方面——包括与UI边界处的第一零交叉转变的定时和捕捉相关的那些原理和方面、以及第一零交叉转变作为触发的使用——相等地适用于使用3条以上导线的通信链路。
图15解说了根据本文所公开的某些方面的3相眼图1504的示例1500。眼图1504对应于图13中被标绘为常规眼图1304的相同波形。眼图1504使用本文所描述的3相眼图算法来标绘，并且揭示显著较大的眼图开口1508。在示例1500中，眼图1504可使用触发、N相解码器所采用的采样时钟1506(其可在UI1514的结尾处的第一转变的发生的略微之前生成)来生成。在一些示例中，眼图1504可在UI1514的结尾处的第一转变1510上、而非在采样点1506处对准。基于采样点1506的触发在图15中解说，因为它在考虑数据捕捉电路的操作时可提供便利的时间参考。眼图1504提供了对数据设立时间的真实表示，其被展现给N相接收机中的数据采样电路。
图16是解说根据本文所公开的某些方面的3相眼图1604的示例的示图1600。眼图1604可使用从UI1614的开始处的第一信号零交叉1610导出的触发来叠加用于码元系列1612的码元区间1614，其中波形的剩余部分在触发点之后显示。在一些示例中，眼图1604可使用从所计算或以其它方式生成以用于对先前UI中的数据采样的采样点1606导出的触发来叠加用于码元系列1612的码元区间1614。在此显示形式中，有可能观察到由眼图开口1608提供的时间余裕以用于时钟恢复电路中的时钟延迟掩模。此时钟延迟掩模可被用来通过掩蔽UI边界处在第一信号零交叉1610之后的后续零交叉的效应来阻止多时钟。
图17解说了根据本文所公开的某些方面生成的多码元3相眼图1700的示例1500。该多码元3相眼图1700可使用从每个码元对的第一码元1704与第二码元1706之间的第一信号零交叉1702导出的触发来叠加用于顺序码元对系列的码元区间。多码元3相眼图1700组合了在图15和16中示出的两种形式的眼图。相应地，触发点1702之前的眼图开口1708和触发点1702之后的眼图开口1710可被同时观察。该双眼配置可被称为“太阳镜图”。
尽管本公开中给出的这些示例主要涉及3线、3相通信链路，但所描述的技术、算法、电路和方法适用于其它编码方案，并且例如，眼图可针对M线、N相和N阶乘(N！)来生成。在一些实例中，可扩展和/或适配算法以匹配用于这些不同编码方案的时钟生成和数据采样电路。例如，根据本公开的某些方面的算法和电路可被适配成在波形中存在较大数目的电平强度的情况下，标识定义触发点的第一信号零交叉。在一个示例中，算法和电路可被适配成容适强±1状态的多个版本、弱±1状态的多个版本、以及N相波形中的弱0状态和强0状态。
图18是解说采用可被配置成执行本文所公开的一个或多个功能的处理电路1802的装置的硬件实现的简化示例的概念图1800。根据本公开的各种方面，本文所公开的元素、或元素的任何部分、或者元素的任何组合可使用处理电路1802来实现。处理电路1802可包括一个或多个处理器1804，其由硬件和软件模块的某种组合来控制。处理器1804的示例包括：微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑设备(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及其他配置成执行本公开中通篇描述的各种功能性的合适硬件。该一个或多个处理器1804可包括执行特定功能并且可由软件模块1816之一来配置、增强或控制的专用处理器。该一个或多个处理器1804可通过在初始化期间加载的软件模块1816的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1816来进一步配置。
在所解说的示例中，处理电路1802可使用由总线1810一般化地表示的总线架构来实现。取决于处理电路1802的具体应用和整体设计约束，总线1810可包括任何数目的互连总线和桥接器。总线1810将各种电路链接在一起，包括一个或多个处理器1804、和存储1806。存储1806可包括存储器设备和大容量存储设备，并且在本文可被称为计算机可读介质和/或处理器可读介质。总线1810还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1808可提供总线1810与一个或多个收发机1812之间的接口。收发机1812可针对处理电路所支持的每种联网技术来提供。在一些实例中，多种联网技术可共享收发机1812中找到的电路系统或处理模块中的一些或全部。每个收发机1812提供用于通过传输介质与各种其它装置通信的手段。取决于该装置的本质，也可提供用户接口1818(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口1818可直接或通过总线接口1808通信地耦合至总线1810。
处理器1804可负责管理总线1810和一般处理，包括对存储在计算机可读介质(其可包括存储1806)中的软件的执行。在这一方面，处理电路1802(包括处理器1804)可被用来实现本文所公开的方法、功能和技术中的任一种。存储1806可被用于存储处理器1804在执行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任一种。
处理电路1802中的一个或多个处理器1804可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储1806中或驻留在外部计算机可读介质中。外部计算机可读介质和/或存储1806可包括非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存存储器设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储1806还可包括载波、传输线、和任何其它用于传送可由计算机访问和读取的软件和/或指令的合适介质。计算机可读介质和/或存储1806可驻留在处理电路1802中、处理器1804中、在处理电路1802外部、或跨包括该处理电路1802在内的多个实体分布。计算机可读介质和/或存储1806可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现本公开中通篇给出的所描述的功能性。
存储1806可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块1816。软件模块1816中的每一个可包括在安装或加载到处理电路1802上并被一个或多个处理器1804执行时有助于运行时映像1814的指令和数据，运行时映像1804控制一个或多个处理器1804的操作。在被执行时，某些指令可使得处理电路1802执行根据本文所描述的某些方法、算法和过程的功能。
软件模块1816中的一些可在处理电路1802初始化期间被加载，并且这些软件模块1816可配置处理电路1802以实现本文所公开的各种功能的执行。例如，一些软件模块1816可配置处理器1804的内部设备和/或逻辑电路1822，并且可管理对外部设备(诸如，收发机1812、总线接口1808、用户接口1818、定时器、数学协处理器等)的访问。软件模块1816可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1802提供的各种资源的访问。这些资源可包括存储器、处理时间、对收发机1812的访问、用户接口1818等。
处理电路1802的一个或多个处理器1804可以是多功能的，由此软件模块1816中的一些被加载和配置成执行不同功能或相同功能的不同实例。这一个或多个处理器1804可附加地被适配成管理响应于来自例如用户接口1818、收发机1812和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，这一个或多个处理器1804可被配置成提供多任务环境，由此多个功能中的每个功能按需或按期望实现为由一个或多个处理器1804服务的任务集。在一个示例中，多任务环境可使用分时程序1820来实现，分时程序1820在不同任务之间传递对处理器1804的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1804的控制权返回给分时程序1820。当任务具有对一个或多个处理器1804的控制权时，处理电路有效地专用于由与控制方任务相关联的功能所针对的目的。分时程序1820可包括操作系统、在循环基础上转移控制权的主循环、根据各功能的优先级化来分配对一个或多个处理器1804的控制权的功能、和/或通过将对一个或多个处理器1804的控制权提供给处置功能来对外部事件作出响应的中断驱动式主循环。
图19是解说根据本发明的某些方面的编码方法的流程图。该方法可由诊断或测试设备来执行。在步骤1902，设备可针对从通信链路顺序接收到的多个码元中的每一个码元确定对应于码元边界处的第一转变的触发。
在步骤1904，该设备可提供将该多个码元的表示彼此叠加的图像。这些表示可通过在时间上对准被确定用于该多个码元的触发来在该图像中关于彼此排列。每个触发可与被用来捕捉在对应码元中传达的数据的采样时钟相关。
在本公开的一方面，码元边界出现在每个码元的结尾。码元边界可替换地出现在每个码元的开始。第一转变可包括对应于或被计算为被接收机中的多个差分接收机之一输出的信号的第一零交叉。信号的第一零交叉可由电路或差分探测器来估计、计算或生成。这些信号可在三个或更多个电压状态之间转变。可确定通信链路中两条导线之间的状态差异。通信链路可包括M线、N相解码器，诸如3线、3相解码器或N阶乘解码器。
在本公开的一方面，每个触发可与被用来从码元的经延迟版本捕捉信息的采样时钟的边沿相关。该图像可包括眼图。
图20是解说采用处理电路2002的装置2000的硬件实现的示例的概念图。在该示例中，处理电路2002可被实现成具有由总线2016一般化地表示的总线架构。取决于处理电路2002的具体应用和整体设计约束，总线2016可包括任何数目的互连总线和桥接器。总线2016将包括一个或多个处理器(由处理器2012一般化地表示)和计算机可读介质(由处理器可读存储介质2014一般化地表示)的各种电路链接在一起。总线2016还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口2018可提供总线2016与用户接口2022之间的接口。取决于该装置的性质，用户接口2022可支持和/或实现与小键盘、显示器、扬声器、话筒、操纵杆、和用户接口设备和/或系统的通信。在一些实施例中，收发机2020可直接地或通过总线接口电路2018耦合至总线2016。收发机2020可包括提供用于在传输介质上与各种其它装置通信的手段的接口。一个或多个时钟生成电路或模块可以在处理电路2002之内提供或者受到处理电路2002和/或一个或多个处理器2012的控制。在一个示例中，时钟生成电路或模块可包括一个或多个晶体振荡器、一个或多个锁相环设备和/或其它此类设备或电路。
处理器2012负责管理总线2016和一般处理，包括对存储在处理器可读存储介质2014上的软件的执行。该软件在由处理器2012执行时使处理电路2002执行上文针对任何特定装置描述的各种功能。处理器可读存储介质2014还可被用于存储由处理器2012在执行软件时操纵的数据。
在一种配置中，处理电路2001可包括：用于针对从通信链路顺序接收到的多个码元中的每一个码元确定对应于码元边界处的第一转变的触发的模块和/或电路2004，用于生成和提供在眼图中将该多个码元的表示彼此叠加的图像的模块和/或电路2006，以及用于显示该图像的呈现模块和/或电路2008。装置2000可附加地置备有被配置或适配成接收、监视和/或处理从一组连接器或导线2024接收到的信号的模块和/或电路2010。在一个示例中，用于接收、监视和/或处理信号的模块和/或电路2010可以包括被配置成确定从该组连接器或导线2024接收到的信号组合之间的差异的比较电路，如例如在图6所解说的时钟生成电路中解说的。
在一个实例中，前述处理电路可在高速数字存储示波器中提供，该示波器可进一步包括可被处理电路2002的一个或多个处理器2012执行的软件模块。在被一个或多个处理器2012执行时，这些软件模块可使得处理电路生成一个或多个眼图1504、1604、1700。例如，为了产生一个眼图1604，高速数字存储示波器可捕捉在导线310a、310b、310c上测得的电压A、B和C的许多采样并在高速波形存储中存储这些采样。高速数字存储示波器可被配置成计算A-B、B-C和C-A值并且找到每个UI边界处的第一零交叉。可通过将A-B、B-C和C-A波形的每个区段显示为与在时间上对准的触发点的交叠来产生眼图1504、1604和/或1700。
图21是解说根据本公开的某些方面的测试和/或测量装置的简化示例的框图2100，该测试和/或测量装置诸如高速数字存储示波器，其可被配置成生成和显示用于N相通信信号的眼图。该装置可提供在接收机处观察到多个转变时胜于常规测试和测量系统的对通信链路和信道的改进特征化。
测试和/或测量装置可包括处理电路2102。处理电路2102可用由总线2120一般化地表示的总线架构来实现。取决于处理电路2102的具体应用和整体设计约束，总线2120可包括任何数目的互连总线和桥接器。总线2120将各种电路链接在一起，包括一个或多个处理器和/或硬件模块(由处理器2116、高速采样存储器2106、一个或多个模块或电路2108、线路输入电路2112以及计算机可读存储介质2118表示)。总线2120还可链接各种其它电路，诸如定时源、外围设备、稳压器和功率管理电路，这些电路在本领域中是众所周知的，且因此将不再进一步描述。
处理器2116可包括微处理器、控制器、数字信号处理器、定序器、状态机等。处理器2116负责一般性处理，包括执行存储在计算机可读存储介质2116上的软件。该软件在由处理器2116执行时使处理电路2102执行上文针对任何特定装置描述的各种功能。计算机可读存储介质2118还可被用于存储由处理器2116在执行软件时操纵的数据。处理电路2102进一步包括模块2106和2108中的至少一个模块。一个或多个模块2108可以是在处理器2116中运行的软件模块、驻留/存储在计算机可读存储介质2118中的软件模块、耦合至处理器2116的一个或多个硬件模块、或其某种组合。
在一种配置中，线路输入电路2112可接收和处理来自通信链路2104的信号。这些输入可使用差分探测器来接收，差分探测器生成关于两条或更多条导线的差异信号。线路输入电路2112可数字化和/或测量通信链路2104的导线的电压或电流。处理电路可被配置成计算导线的各种属性，包括导线对之间的差分电压。对应于码元边界处的第一转变的触发可针对从通信链路顺序接收到的多个码元中的每一个码元来确定。处理电路可包括用于生成和提供在眼图中将该多个码元的表示彼此叠加的图像的装置2108。显示和/或打印管理模块或电路2108可选择性地在采样点或当前码元之前或终止当前码元的第一转变上生成图像。例如，显示和/或打印管理模块或电路2108可选择性地生成如图17所解说的太阳镜图像。
在一个示例中，高速数字存储示波器可包括被配置成生成一个或多个眼图1504、1604、1700的硬件和软件模块的组合。例如，为了产生一个眼图1604，高速数字存储示波器可捕捉在导线310a、310b、310c(参见图6)上测得的电压A、B和C的许多采样并在高速波形存储中存储这些采样。高速数字存储示波器可被配置成计算A-B、B-C和C-A值并且找到每个UI边界处的第一零交叉。可通过将A-B、B-C和C-A波形的每个区段显示为与在时间上对准的触发点的交叠来产生眼图1504、1604和/或1700。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以示例次序呈现各种步骤的要素，且并不意味着被限定于所呈现的具体次序或层次。
提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文中所示出的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示有且仅有一个摂，而是一个或多个摂。除非特别另外声明，否则术语“一些”指的是一个或多个。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于……的装置”来明确叙述的。

Claims (30)

1.一种用于分析通信链路的方法，包括：
针对从所述通信链路接收到的多个码元中的每一个码元确定对应于码元边界处的第一个发生的转变的触发；以及
生成包括所述多个码元的叠加表示的图像，其中所述表示通过将对应于所述多个码元的触发在时间上对准来在所述图像中相对于彼此排列，
其中所述触发中的每一个与被用来捕捉在对应码元中传达的数据的采样时钟相关。
2.如权利要求1所述的方法，其特征在于，所述码元边界出现在所述每一个码元的结尾。
3.如权利要求1所述的方法，其特征在于，所述码元边界出现在所述每一个码元的开始。
4.如权利要求1所述的方法，其特征在于，生成所述图像包括：
使用从顺序码元对系列中的每一个码元对的第一码元与第二码元之间发生的第一信号零交叉导出的触发来叠加所述顺序码元对系列的表示；以及
基于所叠加的表示来生成眼图。
5.如权利要求1所述的方法，其特征在于，所述第一个发生的转变对应于代表所述通信链路中的两条导线的状态之间的差异的差异信号中的零交叉。
6.如权利要求5所述的方法，其特征在于，所述零交叉是多个差异信号中的第一个发生的零交叉，每个差异信号表示所述通信链路的两条导线的状态之间测得的差异。
7.如权利要求5所述的方法，其特征在于，所述通信链路包括M线、N相通信链路或N阶乘通信链路。
8.如权利要求5所述的方法，其特征在于，所述通信链路包括3线、3相通信链路。
9.如权利要求1所述的方法，其特征在于，每个触发与在其处数据可用于所述码元的经延迟版本中的采样的采样点相关。
10.一种设备，包括：
用于针对从通信链路接收到的多个码元中的每一个码元确定对应于码元边界处的第一个发生的转变的触发的装置；以及
用于生成包括所述多个码元的叠加表示的图像的装置，其中所述表示通过将对应于所述多个码元的触发在时间上对准来在所述图像中相对于彼此排列，
其中所述触发中的每一个与被用来捕捉在对应码元中传达的数据的采样时钟相关。
11.如权利要求10所述的设备，其特征在于，所述码元边界出现在所述每一个码元的结尾。
12.如权利要求10所述的设备，其特征在于，所述用于生成所述图像的装置被配置成使用从顺序码元对系列中的每一个码元对的第一码元与第二码元之间发生的第一信号零交叉导出的触发来叠加所述顺序码元对系列的表示。
13.如权利要求10所述的设备，其特征在于，所述第一个发生的转变对应于代表所述通信链路中的两条导线的状态之间的差异的差异信号中的零交叉。
14.如权利要求13所述的设备，其特征在于，所述零交叉是对应于所述通信链路的不同导线对的多个差异信号中的第一个发生的零交叉。
15.如权利要求10所述的设备，其特征在于，每个触发与在其处数据可用于所述码元的经延迟版本中的采样的采样点相关。
16.一种装置，包括：
处理电路，其被配置成：
针对从通信链路接收到的多个码元中的每一个码元确定对应于码元边界处的第一个发生的转变的触发；以及
生成包括所述多个码元的叠加表示的图像，其中所述表示通过将对应于所述多个码元的触发在时间上对准来在所述图像中相对于彼此排列，
其中所述触发中的每一个与被用来捕捉在对应码元中传达的数据的采样时钟相关。
17.如权利要求16所述的装置，其特征在于，所述码元边界出现在所述每一个码元的结尾。
18.如权利要求16所述的装置，其特征在于，所述处理电路被配置成：
使用从顺序码元对系列中的每一个码元对的第一码元与第二码元之间发生的第一信号零交叉导出的触发来叠加所述顺序码元对系列的表示；以及
基于所叠加的表示来生成眼图。
19.如权利要求16所述的装置，其特征在于，所述第一个发生的转变对应于代表所述通信链路中的两条导线的状态之间的差异的差异信号中的零交叉。
20.如权利要求19所述的装置，其特征在于，所述零交叉是对应于所述通信链路的不同导线对的多个差异信号中的第一个发生的零交叉。
21.如权利要求16所述的装置，其特征在于，每个触发与在其处数据可用于所述码元的经延迟版本中的采样的采样点相关。
22.一种具有一条或多条指令的处理器可读存储介质，所述指令在由至少一个处理电路执行时使得所述至少一个处理电路：
针对从通信链路接收到的多个码元中的每一个码元确定对应于码元边界处的第一个发生转变的触发；
生成包括所述多个码元的叠加表示的图像，其中所述表示通过将对应于所述多个码元的触发在时间上对准来在所述图像中相对于彼此排列，
其中所述触发中的每一个与被用来捕捉在对应码元中传达的数据的采样时钟相关。
23.如权利要求22所述的存储介质，其特征在于，所述码元边界出现在所述每一个码元的结尾。
24.如权利要求22所述的存储介质，其特征在于，所述码元边界出现在所述每一个码元的开始。
25.如权利要求22所述的存储介质，其特征在于，所述指令使得所述至少一个处理电路：
使用从顺序码元对系列中的每一个码元对的第一码元与第二码元之间发生的第一信号零交叉导出的触发来叠加所述顺序码元对系列的表示；以及
基于所叠加的表示来生成眼图。
26.如权利要求22所述的存储介质，其特征在于，所述第一个发生的转变对应于代表所述通信链路中的两条导线的状态之间的差异的差异信号中的零交叉。
27.如权利要求26所述的存储介质，其特征在于，所述零交叉是多个差异信号中的第一个发生的零交叉，每个差异信号表示所述通信链路的两条导线的状态之间测得的差异。
28.如权利要求26所述的存储介质，其特征在于，所述通信链路包括M线、N相通信链路或N阶乘通信链路。
29.如权利要求26所述的存储介质，其特征在于，所述通信链路包括3线、3相通信链路。
30.如权利要求22所述的存储介质，其特征在于，每个触发与在其处数据可用于所述码元的经延迟版本中的采样的采样点相关。
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