CN105393238B - 三相时钟恢复延迟校准 - Google Patents

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Abstract

描述了促成数据传输(特别是电子装置内的两个设备之间的数据传输)的系统、方法和装置。在N相极性编码码元中传送信息。可基于在两个或更多个连接器上传送的前置码中的状态转变来校准时钟恢复电路。描述了校准方法。该方法包括检测多相信号的前置码中的多个转变并校准延迟元件以提供匹配多相信号的时钟周期的延迟。每个转变可由多个检测器中的仅一个检测器检测到。可基于对该多个转变中的连续转变的检测之间的时间区间来校准延迟元件。

Description

三相时钟恢复延迟校准
相关申请的交叉引用
本申请要求于2013年7月23日提交的美国临时专利申请No.61/857,572的优先权和权益，该申请的全部内容通过引用纳入于此。
技术领域
本公开一般涉及高速数据通信接口，尤其涉及多线、多相数据通信链路中的时钟校准。
背景
移动设备(诸如蜂窝电话)的制造商可从各种来源(包括不同制造商)获得移动设备的各组件。例如，蜂窝电话中的应用处理器可从第一制造商获得，而蜂窝电话的显示器可从第二制造商获得。可使用物理接口(其可以是基于标准的或是设计上专有的)来互连应用处理器、显示器和/或其他设备。在一个示例中，显示组件可提供遵从由移动行业处理器接口联盟(MIPI)所规定的显示系统接口(DSI)标准的接口。
在多线接口中，通信链路的最大速度和时钟数据恢复(CDR)电路的能力可受与在通信链路上传送的信号转变有关的最大时间变动所限制。不同导线上的转变可在信号转变时间上展现不同的变动，这可能导致接收方设备中的接收机的输出在相对于数据或码元边界的不同时间改变。多线信号中较大的转变时间差异通常需要在CDR电路中实现延迟元件，其中该延迟元件具有的最小延迟至少长达最小接收机转变事件与最大接收机转变事件之差。该延迟元件的最大时间可因显著地限制传输时钟的周期而限定通信链路上的吞吐量。而且，该延迟元件的最大时间可随工作条件(包括功率、电压和温度)而变化。
概述
本文公开的实施例提供了实现对多相传输系统中使用的时钟的校准的系统、方法和装置。可针对多相信号的每次传输执行校准，并且校准允许数据恢复电路更紧凑的工作裕度。该装置可包括具有可共处于电子装置中并通过一个或多个数据链路通信地耦合的多个集成电路(IC)设备的移动终端。
在本公开的各种方面，一种校准方法包括包含检测多线通信接口的三条或更多条导线的信令状态的一系列转变的校准方法。该一系列转变中的每个转变可对应于在多线通信接口上传送的前置码中的连续码元之间的边界。在一方面，该校准方法包括从该一系列转变中推导出接收时钟，基于该一系列转变来确定转变区，以及校准对应于该转变区的历时的延迟时段。在一方面，该校准方法包括在前置码终止后从多线通信接口接收数据码元。可使用基于延迟时段修改的接收时钟的版本来接收数据码元。
在一方面，可通过以下操作来接收数据码元：检测与第一数据码元和第二数据码元之间的边界相对应的第一检出转变并在基于延迟时段的时间段内忽略其他转变检测，以及在该时间段流逝后捕捉当前数据码元。被忽略的转变检测可对应于第一数据码元与第二数据码元之间的相同边界。
在一方面，校准延迟时段包括估计该一系列转变中的转变之间的定时差异，并且基于这些定时差异中的最大定时差异来计算该延迟时段。可相对于接收时钟来估计这一系列转变中的转变之间的定时差异。可使用逐次逼近算法或线性搜索算法来校准延迟时段。
在一方面，该一系列转变中的每个转变由多个检测器中的单个检测器检测到。该多个检测器中的每个检测器可被配置成确定多线通信接口的两条导线的信令状态之间的差异。这两条导线可携带多相信号的不同版本。该多个检测器可包括差分接收机。每个差分接收机可被配置成从与其他差分接收机不同的导线对接收信号。
在一方面，前置码基于格雷码。该前置码可包括在耦合至多线通信接口的传送设备与接收设备之间传达的控制信息中所标识的码元序列。
在本公开的各种方面，一种装备包括用于检测多线通信接口的三条或更多条导线的信令状态的一系列转变的装置。该一系列转变中的每个转变可对应于在多线通信接口上传送的前置码中的连续码元之间的边界。在一方面，该装备包括用于从该一系列转变中推导出接收时钟的装置、用于基于该一系列转变来确定转变区的装置、以及用于校准对应于该转变区的历时的延迟时段的装置。在一方面，该装备包括用于在前置码终止后从多线通信接口接收数据码元的装置。可使用基于延迟时段修改的接收时钟的版本来接收数据码元。
在本公开的各种方面，一种装置包括被配置成检测多线通信接口的三条或更多条导线的信令状态的一系列转变的处理电路。该一系列转变中的每个转变可对应于在多线通信接口上传送的前置码中的连续码元之间的边界。在一方面，该处理电路可被配置成从该一系列转变中推导出接收时钟，基于该一系列转变来确定转变区，校准对应于该转变区的历时的延迟时段，以及在前置码终止后从多线通信接口接收数据码元。可使用基于延迟时段修改的接收时钟的版本来接收数据码元。
在本公开的各种方面，一种处理器可读存储介质可具有一条或多条指令，该一条或多条指令在由至少一个处理电路执行时使该至少一个处理电路检测多线通信接口的三条或更多条导线的信令状态的一系列转变。该一系列转变中的每个转变可对应于在多线通信接口上传送的前置码中的连续码元之间的边界。在一方面，这些指令可使该处理电路从一系列转变中推导出接收时钟，基于该一系列转变来确定转变区，以及校准对应于该转变区的历时的延迟时段。在一方面，这些指令可使该处理电路在前置码终止后从多线通信接口接收数据码元。可使用基于延迟时段修改的接收时钟的版本来接收数据码元。该处理器可读存储介质可包括非瞬态存储介质。
附图简述
图1描绘了在各IC设备之间采用数据链路的装置，该数据链路根据多个可用标准之一来选择性地操作。
图2解说了在各IC设备之间采用数据链路的装置的系统架构，该数据链路根据多个可用标准之一来选择性地工作。
图3解说了N相极性数据编码器。
图4解说了N相极性编码接口中的信令。
图5是解说M线N相极性解码器中的潜在状态转变的状态图。
图6解说了3线N相极性解码器。
图7解说了M线N相极性解码器中的转变检测。
图8是信号上升时间对M线N相极性解码器中的转变检测的影响的简化示例。
图9是解说M线N相极性解码器中的转变和眼区的示图。
图10包括解说N相极性编码中的转变区可变性的时序图。
图11包括解说可由在N相极性解码器中使用的单个差分接收机检测到的转变的时序图。
图12包括解说N相编码传输的时序图和N相极性编码传输的前置码的示例。
图13是解说在N相极性解码器中使用的校准电路的简化框图。
图14是解说采用可根据本文公开的某些方面来适配的处理系统的装置的示例的框图。
图15是用于M线N相信号转变对准的方法的流程图。
图16是解说采用M线N相时钟校准电路的装置的硬件实现的示例的示图。
详细描述
现在参照附图描述各个方面。在以下描述中，出于解释目的阐述了众多具体细节以提供对一个或多个方面的透彻理解。然而，明显的是，没有这些具体细节也可实践此种(类)方面。
如本申请中所使用的，术语“组件”、“模块”、“系统”及类似术语旨在包括计算机相关实体，诸如但并不限于硬件、固件、硬件与软件的组合、软件、或执行中的软件。例如，组件可以是但不限于是，在处理器上运行的进程、处理器、对象、可执行件、执行的线程、程序和/或计算机。作为解说，在计算设备上运行的应用和该计算设备两者皆可以是组件。一个或多个组件可驻留在进程和/或执行的线程内，且组件可以本地化在一台计算机上和/或分布在两台或更多台计算机之间。另外，这些组件能从其上存储着各种数据结构的各种计算机可读介质来执行。这些组件可藉由本地和/或远程进程来通信，诸如根据具有一个或多个数据分组的信号来通信，这样的数据分组诸如是来自藉由该信号与本地系统、分布式系统中另一组件交互的、和/或跨诸如因特网之类的网络与其他系统交互的一个组件的数据。
此外，术语“或”旨在表示包含性“或”而非排他性“或”。即，除非另外指明或从上下文能清楚地看出，否则短语“X采用A或B”旨在表示任何自然的可兼排列。即，短语“X采用A或B”得到以下任何实例的满足：X采用A；X采用B；或X采用A和B两者。另外，本申请和所附权利要求书中所用的冠词“一”和“某”一般应当被理解成表示“一个或多个”，除非另外声明或者可从上下文中清楚看出是指单数形式。
本发明的某些方面可适用于被部署在电子设备之间的通信链路，这些电子设备可包括装置(诸如电话、移动计算设备、电器、汽车电子设备、航空电子系统等)的子组件。图1描绘了采用IC设备之间的通信链路的装置的简化示例。装置100可包括可操作地耦合到处理电路102的通信收发机106。在一个示例中，装置100可包括无线通信设备，该无线通信设备通过RF收发机106与无线电接入网(RAN)、核心接入网、因特网和/或另一网络通信。处理电路102可包括专用IC(ASIC)108和/或一个或多个其他IC设备。ASIC 108可包括一个或多个处理设备、逻辑电路等等。处理电路102可包括和/或耦合至处理器可读存储(诸如存储器112)，该处理器可读存储可维护可由处理电路102的处理器执行的指令以及可由处理电路102操纵的数据。处理电路102的某些功能可由操作系统以及应用编程接口(API)110层中的一者或多者来控制，该API 110层支持并允许执行驻留在存储介质(诸如存储器设备112)中的软件模块。存储器设备112可包括只读存储器(ROM)或随机存取存储器(RAM)、电可擦除可编程ROM(EEPROM)、闪存卡、或可以在处理系统和计算平台中使用的任何存储器设备。处理电路102可包括或访问本地数据库114，该本地数据库114可维护用于配置和操作该装置100的操作参数和其它信息。本地数据库114可使用数据库模块、闪存、磁介质、EEPROM、光学介质、磁带、软盘或硬盘等中的一者或多者来实现。处理电路102也可以可操作地耦合至外部设备，诸如天线122、显示器124、操作者控件(诸如按键板126、按钮、摇杆或滑块开关128)、和/或其他组件。
图2是解说装置200的某些方面的示意框图，该装置200诸如是无线移动设备、移动电话、移动计算系统、无线电话、笔记本计算机、平板计算设备、媒体播放器、游戏设备、电器、可穿戴计算设备等。装置200可包括通过通信链路220交换数据和控制信息的多个IC设备202和230。通信链路220可被用于连接IC设备202和222，无论IC设备202、222彼此紧邻还是位于装置200的物理上不同的部分中。在一个示例中，通信链路220可被设在搭载IC设备202和230的芯片载体、基板或电路板上。在另一示例中，第一IC设备202可位于折叠式电话的键盘部分中，而第二IC设备230可位于折叠式电话的显示器部分中。在另一示例中，通信链路220的一部分可包括电缆或光学连接。
通信链路220可包括多个信道222、224和226。一个或多个信道226可以是双向的，并且可以在半双工模式中和/或在全双工模式中操作。一个或多个信道222和224可以是单向的。通信链路220可以是非对称的，由此在一个方向上提供较高带宽。在一个示例中，第一通信信道222可被称为前向链路222，而第二通信信道224可被称为反向链路224。第一IC设备202可以被指定为主机系统或发射机，而第二IC设备230可以被指定为客户机系统或接收机，即便IC设备202和230都被配置成在通信链路222上传送和接收。在一个示例中，前向链路222可以在将数据从第一IC设备202传达给第二IC设备230时以较高数据率操作，而反向链路224可以在将数据从第二IC设备230传达给第一IC设备202时以较低数据率操作。
IC设备202和230可各自包括处理器206、236，该处理器206、236可设在处理电路、计算电路、或其他设备上。在一个示例中，第一IC设备202可被适配成执行装置200的核心功能，包括维护通过无线收发机204和天线214的无线通信，而第二IC设备230可被配置成支持管理或操作显示器控制器232的用户接口，并且可使用相机控制器234来控制相机或视频输入设备的操作。IC设备202和230中的一者或多者所支持的其它特征可包括键盘、语音识别组件、全球定位系统、生物测定识别系统、运动传感器、以及其它输入或输出设备。显示器控制器232可包括支持显示器(诸如液晶显示器(LCD)面板、触摸屏显示器、指示器等)的电路和软件驱动程序。存储介质208和238可包括瞬态和/或非瞬态存储设备，其被适配成维护由相应处理器206和236、和/或IC设备202和230的其它组件所使用的指令和数据。每个处理器206、236与其相应的存储介质208和238以及其它模块和电路之间的通信可分别由一个或多个总线212和242来促成。
反向链路224可按与前向链路222相同的方式操作，并且前向链路222和反向链路224可以能够以相当的速度或以不同的速度进行传送，其中速度可被表示为数据率(或数据传输速率)和/或发射机时钟速率。取决于应用，前向和反向数据率可以基本上相同或相差几个数量级。在一些应用中，单个双向链路226可支持第一IC设备202与第二IC设备230之间的通信。当例如前向和反向链路222和224共享相同的物理连接并以半双工方式工作时，前向链路222和/或反向链路224可被配置成以双向模式工作。在一个示例中，通信链路220可被操作用于根据行业或其它标准在第一IC设备202与第二IC设备230之间传达数据、控制、命令以及其它信息。
行业标准可以是因应用而异的。在一个示例中，MIPI标准定义物理层接口，该物理层接口包括应用处理器IC设备202与支持移动设备中的相机或显示器的IC设备230之间的同步接口规范(D-PHY)。该D-PHY规范管控遵从移动设备的MIPI规范的产品的操作特性。D-PHY接口可支持使用在移动设备内的组件202和230之间互连的灵活、低成本、高速的串行接口的数据传输。这些接口可包括提供相对低比特率以及慢边沿以避免电磁干扰(EMI)问题的互补金属氧化物半导体(CMOS)并行总线。
图2的通信链路220可被实现为包括多条信号导线(被标示为M条导线)的有线总线。这M条导线可被配置成携带高速数字接口中(诸如显示器接口中)的N相编码数据。这M条导线可促成信道222、224和226中的一者或多者上的N相极性编码。物理层驱动器210和240可被配置成或适配成生成用于在通信链路220上传输的N相极性编码数据码元，和/或解码从通信链路220接收的N相极性编码数据码元。使用N相极性编码提供了高速数据传输，并且可消耗其它接口的功率的一半或更少，因为在N相极性编码数据链路220中更少的驱动器是活跃的。
N相极性编码设备210和/或240通常能够对通信链路220上的每次转变编码多个比特。在一个示例中，3相编码和极性编码的组合可被用于支持宽视频图形阵列(WVGA)每秒80帧的LCD驱动器IC而不需要帧缓冲器，其以810Mbps的速率递送像素数据以供显示器刷新。
图3是解说可用于实现图2中描绘的通信链路220的某些方面的M线、N相极性编码器300的示意图。在所描绘的示例中，M线、N相极性编码器发射机被配置成使用M＝3导线和N＝3相信令来传送信息。仅出于简化对本发明的某些方面的描述的目的而选择了3线、3相编码的示例。针对3线、3相编码器所公开的原理和技术可被应用于M线、N相极性编码器和解码器的其它配置中。
针对M线、N相极性编码方案中的该M条导线中的每一条导线所定义的信令状态可包括未驱动状态、正驱动状态和负驱动状态。在3线、3相极性编码方案中，可通过在信号导线310a、310b和/或310c中的两条信号导线之间提供差分电压、和/或通过驱动电流流过串联连接的信号导线310a、310b和/或310c中的两条信号导线以使得电流在这两条信号导线310a、310b和/或310c中在不同方向上流动来获得正驱动状态和负驱动状态。可通过将信号导线310a、310b或310c的驱动器的输出置于高阻抗模式来实现未驱动状态。替换地或附加地，可通过无源或有源地使得“未驱动的”信号导线310a、310b或310c呈现基本上处于在被驱动的信号导线310a、310b和/或310c上提供的正和负电压电平之间的中间点的电压电平来在信号导线310a、310b或310c上获得未驱动状态。通常情况下，没有显著电流流过未驱动的信号导线310a、310b或310c。可以使用可表示电压或电流状态的三个信令状态{+1,0,-1}来标示针对3线、3相极性编码方案所定义的信令状态。在一个示例中，这三个状态{+1,0,-1}可表示三个电压电平+V、0、-V。在另一示例中，这三个状态{+1,0,-1}可表示三个电压电平+V、+V/2、0。在另一示例中，这三个状态{+1,0,-1}可表示电流I、0、-I。
3线、3相极性编码器可采用一组驱动器308来控制连接器310a、310b和310c的信令状态。驱动器308可被实现为单位电平电流模式或电压模式驱动器。每个驱动器308可接收确定对应的连接器310a、310b或310c的信令状态的一组信号316a、316b或316c。在所描绘的示例中，每个驱动器308接收为对应的连接器310a、310b或310c定义四种状态的一对信号316a、316b或316c。在另一示例中，每个驱动器308可接收为对应的连接器310a、310b或310c定义8种状态的一组三个信号。
对于M线、N相极性编码方案中的每个传送码元区间，至少一条信号导线310a、310b或310c处于未驱动状态(0信令状态)，而正驱动(+1信令状态)信号导线310a、310b或310c的数目等于负驱动(-1信令状态)信号导线310a、310b或310c的数目，以使得流向接收机的电流之和为零。至少一条信号导线310a、310b或310c的状态在先前传送码元与下一传送码元之间的每个码元转变处改变。当至少一条信号导线310a、310b和/或310c的信令状态在每一对连续码元之间改变时，接收机可基于这些转变来可靠地生成接收时钟。
在操作中，映射器302可接收输入数据310并将其映射至一组码元312。在所描绘的3线、3相示例中，该组码元包括七个3比特码元以使得输入数据310的16比特字可被编码在每组码元中。3比特码元的每个比特针对一个码元区间定义信号导线310a、310b和310c之一的状态可使用并-串转换器304来将码元序列312串行化，该并-串转换器304提供码元314的经定时序列，每个码元定义这3条导线310a、310b和310c的信令状态。通常使用用于界定码元区间的传输时钟来对码元序列314进行定时，由此在每个码元区间中传送单个码元。M线相位编码器306一次一码元地接收由映射器产生的7码元序列314，并且针对每个码元区间计算每条信号导线310a、310b和310c的状态。3线编码器306基于当前输入码元314以及信号导线310a、310b和310c的先前状态来选择信号导线310a、310b和310c的状态。
使用M线、N相编码准许数个比特被编码在多个码元中。可在每个码元中编码非整数个数据比特。在3线、3相系统的示例中，可被同时驱动的2条导线有3种可用组合，并且被驱动的导线对上的极性有2种可能组合，从而产生6个可能状态。信号导线310a、310b和310c的信令状态在码元之间的每个转变处改变，并且相应地在每次转变时这6种状态中有5种状态可用。换言之，至少一条导线的状态在每个转变处改变以准许接收机生成可靠的接收时钟，并且在给定当前信令状态的情况下在每个转变处有五种可能信令状态是可用的。在有5种状态的情况下，每个码元可编码个比特。相应地，映射器可接受16比特字并将其转换成7个码元，因为每码元携带2.32个比特的7个码元可编码16.24个比特。换言之，编码五种状态的七个码元的组合具有57(即78125)种排列。相应地，这7个码元可被用于编码16比特的216(即65536)种排列。
图4是包括使用三相调制数据编码方案(其由循环状态图450解说)来编码的信号的时序图400的示例的示图。信息可被编码在信令状态序列中，其中例如导线或连接器处于由状态图450所定义的三相状态S1、S2和S3之一。每个状态可与其他状态隔开120°相移。在一个示例中，可按导线或连接器上的相位状态的旋转方向来编码数据。信号中的相位状态可按顺时针方向452和452’或按逆时针方向454和454’旋转。例如在顺时针方向452和454’上，相位状态可在包括从S1到S2、从S2到S3和从S3到S1的转变中的一者或多者的序列中前进。在逆时针方向454和454’上，相位状态可在包括从S1到S3、从S3到S2和从S2到S1的转变中的一者或多者的序列中前进。三条导线310a、310b和310c携带相同信号的不同相移版本，其中这些版本相对于彼此被移相120°。每个信令状态可被表示为导线或连接器上的不同电压电平和/或电流流过导线或连接器的方向。在3线系统中的信令状态序列中的每一个状态期间，每条导线310a、310b和310c处于与其他导线不同的信令状态。当在3相编码系统中使用3条以上导线310a、310b和310c时，两条或更多条导线310a、310b和/或310c在每个信令区间可处于相同的信令状态，但每个状态在每个信令区间中出现在至少一条导线310a、310b和/或310c上。
可在每个相变410处按旋转方向来编码信息，并且3相信号可针对每个信令状态改变方向。可通过考虑哪些导线310a、310b和/或310c在相变之前和之后处于‘0’状态(例如，未驱动状态)来确定旋转方向，因为未驱动的导线310a、310b和/或310c在旋转三相信号中的每个信令状态处改变，而不管旋转方向如何。
该编码方案还可在被有源地驱动的导体310a、310b和310c中的两个导体的极性408中编码信息。在3线实现中的任何时间，导体310a、310b、310c中的恰好两个导体是用方向相反的电流和/或用差分电压来驱动的。在简单实现中，可使用两个比特值412来编码数据412，其中一个比特被编码在相变410的方向中，而第二比特被编码在当前状态408的极性中。
时序图400解说了使用相位旋转方向和极性两者的数据编码。曲线402、404和406针对多个相位状态分别与三条导线310a、310b和310c上携带的信号有关。最初，相变410是顺时针方向的且最高有效位被设置为二进制‘1’，直至相变410的旋转在时间414处切换到逆时针方向(如由最高有效位的二进制‘0’所表示的)。最低有效位反映该信号在每个状态中的极性408。
根据本文所公开的某些方面，一个比特的数据可被编码在3线、3相编码系统中的旋转或相位变化中，而附加比特可被编码在两条被驱动的导线的极性中。可通过允许从当前状态转变到任一种可能状态来在3线、3相编码系统的每次转变中编码附加信息。在给定3个旋转相位以及每个相位有两种极性的情况下，在3线、3相编码系统中有6种状态可用。相应地，从任何当前状态的转变有5种状态可用。相应地，每码元(转变)可编码个比特，这允许映射器302接受16比特字并将其编码成7个码元。
N相数据传输可使用在通信介质(诸如总线)中提供的三条以上导线。使用可被同时驱动的附加信号导线提供了状态和极性的更多组合，并且允许在状态间的每次转变处编码更多比特的数据。这可显著地提高系统的吞吐量，并且相对于使用多个差分对来传送数据比特的办法降低了功耗，同时提供了增加的带宽。
在一个示例中，编码器可使用6条导线来传送码元，其中对于每个状态，驱动2对导线。6条导线可被标记为A到F，以使得在一个状态中，导线A和F被驱动为正，导线B和E被驱动为负，而C和D未被驱动(或不携带电流)。对于6条导线，可以有：
种可能的被有源地驱动的导线组合，其中对于每个相位状态，有：
种不同的极性组合。
这15种不同的被有源地驱动的导线组合可包括：
在4个被驱动的导线中，可能是两条导线被驱动为正(而另两条必须被驱动为负)的组合。极性组合可包括：
++-- +--+ +-+- -+-+ -++- --++
相应地，不同状态的总数可被计算为15x 6＝90。为了确保各码元之间的变换，从任何当前状态有89个状态可用，并且可被编码在每个码元中的比特数目可被计算为：每码元个比特。在这一示例中，给定5x 6.47＝32.35个比特，映射器可将32比特字编码成5个码元。
针对任何大小的总线，可被驱动的导线组合的数目的总方程是总线中的导线数目和同时被驱动的导线数目的函数：
被驱动的导线的极性组合的数目的方程为：
每码元的比特数目为：
图5是解说3线、3相通信链路的一个示例中的6种可能相位-极性状态和30种可能状态转变的状态图500。状态图500中的可能状态502、504、506、512、514和516包括图4的示图450中示出的状态。如示例状态元素520中示出的，状态图520中的每种状态502、504、506、512、514和516包括示出(分别在导线310a、310b和310c上传送的)信号A、B和C的信令状态的字段522，以及示出由差分接收机(诸如图7中描绘的差分接收机702a、702b、702c)扣除导线电压之后的结果的字段524。例如，在状态502(+x)中，导线A＝+1、导线B＝-1以及导线C＝0，从而产生差分接收机702a的输出(A-B)＝+2，差分接收机702b的输出(B-C)＝-1以及差分接收机702c的输出(C-A)＝+1。如该状态图所解说的，状态变化检测电路系统704所作出的转变决定基于由差分接收机702a、702b和702c所产生的5种可能电平，其包括-2、-1、0、+1和+2电压状态。
图6是解说3线、3相解码器的某些方面的示图600。差分接收机602和导线状态解码器604被配置成提供三条信号导线612a、612b和612c相对于彼此的状态的数字表示，以及检测这三条信号导线612a、612b和612c的信令状态相比于这三条信号导线612a、612b和612c在先前码元周期中的信令状态的变化。这三条信号导线612a、612b和612c在码元周期期间的信令状态的数字表示可被称为原始码元。串并转换器606组装七个连续原始码元的序列614以获得供解映射器608处理的一组7个码元616。解映射器608产生16比特输出数据618，该输出数据618可被缓冲在FIFO 610中以提供输出数据620。
在操作中，导线状态解码器604可从在导线612a、612b和612c上接收的信号中提取码元序列614。基于可被表示为在导线612a、612b和612c上接收的信号的相位旋转和极性的组合的信令状态来解码码元614，如本文所公开的。导线状态解码器可包括CDR 624，该CDR624提取可被用于可靠地从导线612a、612b和612c捕捉码元的时钟626。CDR 624可被配置成基于在连续码元区间之间的每个边界处发生导线612a、612b和612c中的至少一条导线上的转变来生成时钟626。可延迟时钟626的边沿以允许所有导线612a、612b和612c有时间稳定下来，并由此确保当前码元出于解码目的被捕捉到。
由CDR使用的延迟可被配置成允许足以掩蔽由差分接收机602在不同时间生成的多重边效应的时间段。这些多重边可能在某些状态转变使得不同的差分接收机602产生可在时间上相对于彼此分开的边沿时产生。CDR 624可包括延迟元件，该延迟元件延迟对在码元边界处首个出现的边沿的响应，直至所有可能边沿应当已发生的时间。可以预期CDR 624的组件的性能变化会影响多重边之间的延迟，并且可以通过为CDR 624配置计及最差情形状况的延迟来容适CDR 624的这些性能变化。性能变化可能例如由功率、电压和热(PVT)状况的变化引起。增加的延迟会限制通信链路中可用的最大时钟速度。如果所配置的延迟太短，则可能为单个码元创建多个时钟脉冲，这可能导致发射机与接收机之间的失步。如果延迟太长，则码元时间可能交叠，由此导致时钟恢复电路发生故障或为两个码元区间生成单个脉冲。
图7包括解说3线、3相解码器中的时钟生成的某些方面的示意框图700。一组差分接收机702a、702b和702c将三条导线710a、710b和710c中的每条导线与这三条导线710a、710b和710c中的另一条导线进行比较。在所描绘的示例中，第一差分接收机702a将导线710a和710b的信令状态进行比较，第二差分接收机702b将导线710b和710c的状态进行比较，以及第三差分接收机702c将导线710a和710c的状态进行比较。如本文所描述的，导线710a、710b和710c中的至少一条导线的信令状态在每个码元边界处改变。相应地，状态变化检测电路704可检测信令状态变化的发生，因为差分接收机702a、702b和702c中的至少一个差分接收机的输出在每个码元区间结束时改变。
某些信令状态转变可以是可由单个差分接收机702a、702b或702c检测的，而其他信令状态转变可由差分接收机702a、702b和702c中的两个或更多个差分接收机来检测。在一个示例中，信令状态或两条导线的相对状态可以在转变之后不改变，并且对应的差分接收机702a、702b或702c的输出也可以在码元转变之后不改变。在另一示例中，导线对702a、702b和/或702c中的两条导线可以在第一时间区间中处于相同状态，并且两条导线可以在第二时间区间中处于相同的第二状态，以使得对应的差分接收机702a、702b或702c可以在相位转变之后不改变。相应地，时钟生成电路706可包括信令状态变化检测电路和逻辑704，该信令状态变化检测电路和逻辑704监视所有差分接收机702a、702b和702c的输出以确定信令状态转变何时已发生，该时钟生成电路可基于所检测到的信令状态转变来生成接收时钟708。
可在不同时间检测不同导线710a、710b和/或710c上的信令状态变化。对信令状态变化的检测定时可根据已发生的信令状态变化的类型而变化。此可变性的结果在图7中示出的简化时序图750中解说。仅为了解说清楚起见，表示信令状态变化检测电路704和/或差分接收机702a、702b和702c的输出的标记722、724和726被指派不同的高度。标记722、724和726的相对高度与用于时钟生成或数据解码的电压或电流电平、极性或者加权值不具有特定关系。时序图750解说了与在三条导线710a、710b和710c上传送的码元相关联的转变定时的影响。在时序图750中，一些码元之间的转变可导致期间可以可靠地捕捉码元的可变捕捉窗口730a、730b、730c、730d、730e、730f和/或730g(统称为码元捕捉窗口730)。所检测到的信令状态变化的数目和它们的相对定时可导致时钟信号708的抖动。
码元窗口730的大小可变性和抖动可部分地由导线710a、710b和710c的电气特性引起，如图8中描绘的简单示例800中所解说的。转变时间可能受信号上升时间可变性和/或由制造工艺容限、电压和电流源的变动和稳定性以及工作温度所引起的检测电路可变性的影响。较大的转变时间可变性可归因于3相信令中存在不同的电压或电流电平。图8中描绘了简化的“电压-电平”示例，其解说了单条导线710a、710b或710c中的转变时间。第一码元(Symn)802可在结束于时间822处的码元区间中传送，第二码元(Symn+1)可在结束于时间824处的码元区间中传送，以及第三码元(Symn+2)806可在结束于时间826处的码元区间中传送，第四码元(Symn+3)808的传输在时间826开始。可在可归因于导线710a、710b或710c中的电压达到阈值电压818和/或820所花费时间的第一延迟812之后检测从由第一码元802所确定的状态到对应于第二码元804的状态的转变。该阈值电压可被用于确定导线710a、710b或710c的状态。可在可归因于导线710a、710b或710c中的电压达到阈值电压818和/或820之一所花费时间的第二延迟814之后检测从由第二码元804所确定的状态到第三码元806的状态的转变。可在可归因于导线710a、710b或710c中的电压达到阈值电压818和/或820所花费时间的第三延迟816之后检测从由第三码元806所确定的状态到第四码元808的状态的转变。
如所描绘的，第三延迟816可短于第一延迟812，并且第二延迟814可为最长延迟。第二延迟814可为最长延迟是因为状态0是未驱动状态且导线710a、710b或710c中的电压可缓慢地朝阈值820漂移，而第一延迟812和第二延迟816与其中导线710a、710b或710c分别被有源地拉至-1和+1状态的转变相关联。
图9是示出可从多个码元区间902的重叠中生成的简化眼图的示图。信号转变区904表示不定性时间段，其中可变的信号上升时间阻碍可靠的编码。可在“眼图开口”906中可靠地确定状态信息，该“眼图开口”906表示其中码元稳定且能被可靠地接收和解码的时间段。在一个示例中，可确定眼图开口906在信号转变区904的结尾912处开始，并且在码元区间902的终止914处结束。在图9所描绘的示例中，可确定眼图开口906在信号转变区904的结尾912处开始，并且在连接器710a、710b、710c的信令状态和/或三个差分接收机702a、702b和702c的输出开始改变的时间916处结束。
被配置成用于N相编码的通信链路220的最大速度可能受到信号转变区904相比于收到信号眼图开口906的历时的限制。码元区间902的最小周期可能受到与例如图6所解说的的N相解码器600中或图7的时钟生成电路707中的CDR电路624相关联的紧设计裕度的约束。不同信令状态转变可与对应于两条或更多条导线710a、710b和/或710c的信号转变时间的不同变动相关联，由此导致接收方设备中的差分接收机702a、702b和702c的输出在相对于码元边界908的不同时间改变，其中至差分接收机702a、702b和702c的输入在码元边界908处开始改变。接收方设备中的多个差分接收机702a、702b和702c的输出之间的收到信号转变时间的较大差异通常需要在CDR电路624中实现延迟元件，该延迟元件具有的最小延迟超过转变区时间904。在一个示例中，可在图7中示出的状态变化检测电路704和/或时钟生成电路706中的一者或多者中提供延迟元件。该延迟元件所提供的最大延迟时间不可超过眼图开口906的闭合边沿916，该闭合边沿916在一些实例中可与下一码元区间的开头在时间914处的开始重合。在以更快数据率的情况下，与码元区间902相比，眼图开口906可变得较小，并且码元转变可变性的影响可决定最大码元传输率。
任何单个转变的历时不大可能跨越信号转变区(tΔJ)904的全范围，因为不太可能在单个码元转变期间发生最小可能信号转变时间和最大可能转变时间。在一个示例中，针对所有可能码元转变，信号转变区904可由在差分接收机702a、702b、或702c的输出处检测到的第一零交叉910的时间和在差分接收机702a、702b、或702c的输出处检测到的最后一个零交叉912的时间来界定。在差分接收机702a、702b、和702c的输出处观察到的转变时间对应于连接器和/或导线710a、710b或710c在至该连接器和/或导线710a、710b或710c的驱动器308的输入之后达到下一状态所花费的时间。可基于连接器和/或导线710a、710b或710c的特性以及所涉及的状态转变的类型来确定最长可能转变时间。在一个示例中，最长可能转变时间可由信号的上升或下降时间来确定。上升和下降时间可由原始和/或最终状态的本质和电压电平来确定。通常，最长可能转变时间对应于被有源地驱动的状态与未驱动状态之间的转变。
转变区904的高tΔJ值可导致与CDR电路624或时钟生成电路706相关联的设计难度增大。例如，时钟生成电路706可采用由三个差分接收机输出702a、702b和702c的第一零交叉触发的延迟元件或定时器。所有这三个差分接收机702a、702b和702c的输出状态在所有差分接收机702a、702b和702c已达到其最终状态之前可能无法被安全地采样，该最终状态可由眼图开口906来定义。相应地，延迟元件或定时器可在转变区904的开始910或估计开始处被触发，并且理想情况下该定时器在转变区904的结尾912之后不久期满，此时时钟生成电路706可输出被用于对这三个差分接收机702a、702b和702c的输出进行采样的时钟边沿。
在一些系统中，CDR电路624中的延迟元件可能受到制造工艺、电路电源电压、以及管芯温度的变动(PVT变动)的困扰，并且可能生成显著变化的延迟。在此类系统中，CDR电路624的标称工作条件一般在设计上设置成在眼图开口906的中间某处生成时钟边沿以确保即使在最差情况PVT效应下时钟边沿仍在转变区904的结尾912之后且在至下一码元的转变区的开端914之前发生。保证时钟边沿在眼图开口906内的CDR电路624的设计难度可能在转变区904相比于眼图开口906较大时出现。例如，典型的延迟元件可产生在所有PVT条件下变化2倍的延迟值，并且眼图开口906必须大于转变区904以使得不可调延迟值可被选取。根据本文所描述的某些方面，动态地配置的延迟可计及延迟电路性能的操作变动。
图10和图11包括解说从第一状态到第二状态的某些可能转变的简化示例的时序图1000和1100。初始状态可以是被驱动状态，其有可能转变到另一种被驱动状态或转变到未驱动状态。图10中所解说的示例描述了+x到–x、+x到+y以及+x到+z这三种状态转变的转变对准。这三种状态转变中发生的状况可存在于图5中所示的30种可能状态转变中的18种中。
时序图1002、1012和1022解说了差分接收机702a、702b和702c的输出(AB、BC、CA)，其表示耦合至差分接收机702a、702b和702c的输入的信号导线对710a、710b和710c之间的差异。时序图1002、1012和1022覆盖图表集1050中所示的信号转变之前和之后的时间段。时序图1002和1052涉及从码元(+x)502到码元(–x)512的转变，其中信号A从+1状态转变到-1状态，信号B从-1状态转变到+1状态，以及信号C保持在0状态。相应地，AB差分接收机702a可在转变1006之前测得差值+2而在转变1006之后测得差值-2，BC差分接收机702b可在转变1004之前测得差值-1而在转变1004之后测得差值+1，以及CA差分接收机702c可在转变1004之前测得差值-1而在转变1004之后测得差值+1。在该示例中，转变1004和1006两者具有在时间上接近、可归因于最终状态为被驱动状态的零交叉。
时序图1012和1054涉及从码元(+x)502到码元(+y)504的转变，其中信号A从+1状态转变到0状态，信号B从-1状态转变到+1状态，以及信号C从0状态转变到-1状态。相应地，AB差分接收机702a可在转变1016之前测得差值+2而在转变1016之后测得差值-1，BC差分接收机702b可在转变1014之前测得差值-1而在转变1014之后测得差值+2，以及CA差分接收机702c可在转变1018之前测得差值-1而在转变1018之后测得差值-1(实际上无转变)。在此示例中，转变1014和1016具有分开显著时间段的零交叉。发生该差异可能是由于BC转变1014涉及具有最终被驱动状态的两个信号而AB转变1016涉及具有最终未驱动状态的一个信号。
时序图1022和1056涉及从码元(+x)502到码元(+z)506的转变，其中信号A从+1状态转变到-1状态，信号B从-1状态转变到0状态，以及信号C从0状态转变到+1状态。相应地，AB差分接收机702a可在转变1026之前测得差值+2而在转变1026之后测得差值-1，BC差分接收机702b可在转变1028之前测得差值-1而在转变1028之后测得差值-1(实际上无转变)，以及CA差分接收机702c可在转变1024之前测得差值-1而在转变1024之后测得差值+2。在此示例中，CA转变1024和AB转变1026具有分开显著时间段的零交叉。该差异可归因于CA转变1024涉及两者均具有最终被驱动状态的信号A和C而AB转变1026涉及具有最终未驱动状态的一个信号(信号B)。
图11中所解说的示例描述了+x到–y 1102、以及+x到–z 1112状态转变的转变对准。在这些示例中，对于所解说的每个转变，仅有一个差分接收机702a、702b或702c检测到零交叉。时序图1102和1112解说了在图表集1150中所示的信号转变之前和之后在差分接收机702a、702b和702c处可测量的信号导线710a、710b和710c(分别为信号A、B和C)之间的差异。时序图1102和1152涉及从码元(+x)502到码元(–y)514的转变，其中信号A从+1状态转变到未驱动(0)状态，信号B从-1状态转变到(0)未驱动状态，以及信号C从未驱动(0)状态转变到-1状态。相应地，仅CA差分接收机702c在转变处观察到零交叉。
时序图1112和1154涉及从码元(+x)502到码元(-z)516的转变，其中码元A保持在+1状态，信号B保持在-1状态，以及信号C从0状态转变到+1状态。相应地，仅BC差分接收机702b在转变处观察到零交叉。
多线接口上的信号的上升和下降时间可变性以及监视这些信号的接收机的性能差异可导致转变区904(见图9)，在转变区904期间可产生对码元转变的多个检测。CDR电路624(见图6)可被配置成延迟生成采样时钟直至所有可能转变检测已发生后。在一个示例中，CDR电路可在对码元转变的第一检测之后发起延迟，并且可在该延迟时段期间忽略或抑制进一步转变。延迟时段的历时可影响最大码元传输率，并且在延迟时段不必要地长的情况下可使性能降级。根据本文所描述的某些方面，可提供允许将延迟时段校准到所观察的转变区904的训练序列或前置码。即，该前置码可被用于确定针对不同导线组合上的各种信令状态变化的转变检测之间的最大可变性。基于转变定时的最大可变性所计算出的延迟时段可被用于产生最优时钟掩码，该最优时钟掩码可被用于抑制转变区904中发生的附加转变。可在每次数据传输之前传送前置码以实现对时钟掩码的动态重校准，由此计及正常操作期间由PVT条件变化所引起的变动。
还参照图12并根据本文所公开的某些方面，M线、N相通信接口上的传输可包括生成转变序列的前置码1202，其中每个转变可仅由单个差分接收机702a、702b或702c检测到。接收机可使用该前置码1202来确定传输时钟的周期，并且接收机可基于使用前置码对转变检测时间的测量来优化由CDR 624使用的延迟。可随后使用该传输时钟和延迟来解码同步字1204和/或一个或多个分组中的数据1206。
在3线、3相通信接口的示例中，可由在三条导线710a、710b和710c上传送的前置码来控制这三条导线710a、710b和710c的信令状态。前置码可包括校准序列{+x,‐y,+z,‐x,+y,-z,+x...}和/或其反旋版本{+x,‐z,+y,‐x,+z,‐y,+x...}。时序图1250解说了示出差分接收机702a、702b和702c的输出1252、1254和1256的序列{+x,‐y,+z,‐x,+y,-z,+x...}以及从前置码1202生成的校准时钟1258。
前置码1202中的校准序列可被静态或动态地定义。在一个示例中，可用前置码1202来预编码或预配置发射机和接收机，该前置码1202包括在差分接收机702a、702b和702c中仅生成一个零交叉的一系列转变。在另一示例中，前置码1202可包括可由接收机和/或发射机指定并使用分开的控制接口来传达的可编程序列。可根据应用需求来选择前置码码型。
图13是解说可用于生成校准时钟1258的简化校准电路1302的框图1300。可从三个差分接收机1304的一个或多个输出上的转变中推导出校准时钟1258。校准电路1302可由校准时钟1258来进行时钟控制。前置码1202中的校准序列可被配置为格雷码以使得仅一个接收机1304的输出在每个转变处改变。
在所解说的3线、3相示例中，状态机1320控制校准电路1302的操作。可按应用的需要或指示来使用另一种类型的控制器或处理电路，包括例如采用定序器的处理电路、嵌入式处理器、数字信号处理器和/或其他某种处理设备。在输入1310a、1310b和1310c处接收表示传输线的电气状况的信号，并且这些信号被提供给差分接收机1304，差分接收机1304提供的输出可表示输入对1310a、1310b和1310c的所有组合的比较结果。异或门(XOR)1308a、1308b和1308c将每个差分接收机1304的输出与相应差分接收机1304的输出的经延迟版本进行比较。可使用延迟元件1306a、1306b和1306c来产生经延迟版本。XOR 1308a、1308b和1308c的输出提供脉冲信号，其中脉冲的宽度具有的历时或宽度对应于由相应延迟元件1306a、1306b和1306c产生的延迟。或(OR)门1318组合XOR 1308a、1308b和1308c的输出以生成校准时钟信号1258，该校准时钟信号1258包括与针对任何输入对1302所检测到的转变相对应的所有脉冲。
校准时钟信号1258被提供给可编程延迟元件1330，该可编程延迟元件1330包括受时钟控制的延迟线1312和复用器1314。校准时钟信号1258上的脉冲穿过延迟元件1330所花费的时间由状态机1320所提供的选择输入1322的值来确定。校准时钟信号1258上的每个脉冲激活触发器的“置位”输入，该触发器可使用“D”寄存器1316来实现。D寄存器1316在校准时钟信号1258的经延迟版本1334中的第一脉冲离开延迟元件1330时被复位。在该示例中，复用器1314从延迟线1312的n个被渐进地延迟的输出(延迟抽头)中选择一个输出作为延迟元件1330的输出。该抽头由受状态机1320所控制的输入值1322来选择。
状态机1320可被配置成通过基于逐次逼近算法、线性搜索算法、或另一种合适的搜索算法进行搜索来确定合适的延迟值。状态机1320可被配置成寻找逼近对应于一个码元周期的延迟区间的延迟抽头，该码元周期可被表达为传输时钟频率。时钟生成器电路706(见图7)可使用该相同延迟区间来控制接收时钟的频率并确定数据何时将被采样。在一个示例中，时钟生成器电路706可通过从码元时间中减去延迟量来确定采样点以使得延迟被安全地包含在一个码元周期内。
可基于接收时钟周期和采样延迟来产生时钟掩码，其中该时钟掩码确保在解码器612a、612b和612c的输入处的信号已稳定时对数据进行采样。可通过为每次传输校准时钟生成器电路706来确保输入信号的稳定性，而不管PVT变动如何。以此方式，可缓解对可归因于时钟掩码延迟的PVT变动的对电路最大速度的限制。
在一个示例中，状态机1320可将复用器选择输入1322设置为相对较大的值以检测指示转变的第一脉冲。在一个示例中，可将复用器选择输入1322设置为位于可能值范围中间的值。对于每个后续脉冲，状态机1320可减小或增大复用器选择输入值1322，直至传输时钟周期被确定。状态机1320可将选择输入1320增大或减小一增量，该增量针对选择输入值1322的每次后续变化减半。针对每个转变，可在与转变相关联的第一脉冲在与相同转变相关联的最后一个脉冲之后离开延迟元件1330时确定传输时钟的周期。
在实践中，脉冲离开延迟元件1330会清除D寄存器1316，而校准时钟信号1258的经延迟版本1334中的脉冲将D寄存器1316置位。状态机1320监视D寄存器1316的输出，并且可以按需要使延迟值增大或“后退”以获得优化的延迟值。状态机1320还监视并响应校准时钟信号1258中指示在输入对1302上检测到的转变的脉冲。在一个示例中，状态机由校准时钟信号1258进行时钟控制。状态机1320可被进一步适配成或配置成实现对来自前置码1202的传输时钟的测量。
图14是解说采用可被配置成执行本文所公开的一个或多个功能的处理电路1402的装置的硬件实现的简化示例的概念图1400。根据本公开的各种方面，可使用处理电路1402来实现本文所公开的用于三相时钟恢复延迟校准的元件、或元件的任何部分、或元件的任何组合。处理电路1402可包括一个或多个处理器1404，其由硬件和软件模块的某种组合来控制。处理器1404的示例包括：微处理器、微控制器、数字信号处理器(DSP)、现场可编程门阵列(FPGA)、可编程逻辑器件(PLD)、状态机、定序器、门控逻辑、分立的硬件电路、以及其他配置成执行本公开中通篇描述的各种功能性的合适硬件。该一个或多个处理器1404可包括执行特定功能并且可由软件模块1416之一来配置、增强或控制的专用处理器。例如，该处理电路可被配置为适配成处置对数据的编码和解码以供在一个或多个无线网络上传输的信道处理器、帧处理器和其他处理器。该一个或多个处理器1404可通过在初始化期间加载的软件模块1416的组合来配置，并且通过在操作期间加载或卸载一个或多个软件模块1416来进一步配置。
在所解说的示例中，处理电路1402可使用由总线1410一般化地表示的总线架构来实现。取决于处理电路1402的具体应用和整体设计约束，总线1410可包括任何数目的互连总线和桥接器。总线1410将各种电路链接在一起，包括一个或多个处理器1404、和存储1406。存储1406可包括存储器设备和大容量存储设备，并且在本文可被称为计算机可读介质。总线1410还可链接各种其他电路，诸如定时源、定时器、外围设备、稳压器、和功率管理电路。总线接口1408可提供总线1410与收发机1412之间的接口。收发机1412提供用于通过传输介质与各种其它装置通信的手段。取决于该装置的本质，也可提供用户接口1418(例如，按键板、显示器、扬声器、话筒、操纵杆)，并且该用户接口可直接或通过总线接口1408通信地耦合至总线1410。
处理器1404可负责管理总线1410和一般处理，包括对存储在计算机可读介质(其可包括存储1406)中的软件的执行。在这一方面，处理电路1402(包括处理器1404)可被用来实现本文所公开的方法、功能和技术中的任一种。存储1406可被用于存储处理器1404在执行软件时操纵的数据，并且该软件可被配置成实现本文所公开的方法中的任一种。
处理电路1402中的一个或多个处理器1404可执行软件。软件应当被宽泛地解释成意为指令、指令集、代码、代码段、程序代码、程序、子程序、软件模块、应用、软件应用、软件包、例程、子例程、对象、可执行件、执行的线程、规程、函数、算法等，无论其是用软件、固件、中间件、微代码、硬件描述语言、还是其他术语来述及皆是如此。软件可按计算机可读形式驻留在存储1406中或驻留在外部计算机可读介质中。计算机可读介质和/或存储1406可以是非瞬态计算机可读介质。作为示例，非瞬态计算机可读介质包括：磁存储设备(例如，硬盘、软盘、磁条)、光盘(例如，压缩碟(CD)或数字多功能碟(DVD))、智能卡、闪存存储器设备(例如，“闪存驱动器”、卡、棒、或钥匙驱动器)、随机存取存储器(RAM)、只读存储器(ROM)、可编程ROM(PROM)、可擦式PROM(EPROM)、电可擦式PROM(EEPROM)、寄存器、可移动盘、以及任何其他用于存储可由计算机访问和读取的软件和/或指令的合适介质。作为示例，计算机可读介质和/或存储1406还可包括载波、传输线、和任何其它用于传送可由计算机访问和读取的软件和/或指令的合适介质。计算机可读介质和/或存储1406可驻留在处理电路1402中、处理器1404中、在处理电路1402外部、或跨包括该处理电路1402在内的多个实体分布。计算机可读介质和/或存储1406可实施在计算机程序产品中。作为示例，计算机程序产品可包括封装材料中的计算机可读介质。本领域技术人员将认识到如何取决于具体应用和加诸于整体系统上的总体设计约束来最佳地实现本公开中通篇给出的所描述的功能性。
存储1406可维持以可加载代码段、模块、应用、程序等来维持和/或组织的软件，其在本文中可被称为软件模块1416。软件模块1416中的每一个可包括在安装或加载到处理电路1402上并被一个或多个处理器1404执行时有助于运行时映像1414的指令和数据，运行时映像1414控制一个或多个处理器1404的操作。在被执行时，某些指令可使得处理电路1402执行根据本文所描述的某些方法、算法和过程的功能。
软件模块1416中的一些可在处理电路1402初始化期间被加载，并且这些软件模块1416可配置处理电路1402以实现本文所公开的各种功能的执行。例如，一些软件模块1416可配置处理器1404的内部设备和/或逻辑电路1422，并且可管理对外部设备(诸如，收发机1412、总线接口1408、用户接口1418、定时器、数学协处理器等)的访问。软件模块1416可包括控制程序和/或操作系统，其与中断处理程序和设备驱动器交互并且控制对由处理电路1402提供的各种资源的访问。这些资源可包括存储器、处理时间、对收发机的访问、用户接口1418等。
处理电路1402的一个或多个处理器1404可以是多功能的，由此软件模块1416中的一些被加载和配置成执行不同功能或相同功能的不同实例。这一个或多个处理器1404可附加地被适配成管理响应于来自例如用户接口1418、收发机1412和设备驱动器的输入而发起的后台任务。为了支持多个功能的执行，这一个或多个处理器1404可被配置成提供多任务环境，由此多个功能中的每个功能按需或按期望实现为由一个或多个处理器1404服务的任务集。在一个示例中，多任务环境可使用分时程序1420来实现，分时程序1420在不同任务之间传递对处理器1404的控制权，由此每个任务在完成任何未决操作之际和/或响应于输入(诸如中断)而将对一个或多个处理器1404的控制权返回给分时程序1420。当任务具有对一个或多个处理器1404的控制权时，处理电路有效地专用于由与控制方任务相关联的功能所针对的目的。分时程序1420可包括操作系统、在循环基础上转移控制权的主循环、根据各功能的优先级化来分配对一个或多个处理器1404的控制权的功能、和/或通过将对一个或多个处理器1404的控制权提供给处置功能来对外部事件作出响应的中断驱动式主循环。
图15是解说用于M线、N相通信链路的校准方法的流程图。在步骤1502，可在多线通信接口的三条或更多条导线的信令状态中检测一系列转变。这一系列转变中的每个转变可对应于在多线通信接口上传送的前置码中的连续码元之间的边界。这一系列转变中的每个转变可由多个检测器中的单个检测器检测到。该多个检测器中的每个检测器可被配置成确定多线通信接口的两条导线的信令状态之间的差异。这两条导线可携带多相信号的不同版本。该多个检测器可包括差分接收机，并且每个差分接收机可被配置成从与其他差分接收机不同的导线对接收信号。
在步骤1504，可从这一系列转变中推导出接收时钟。可使用例如CDR来推导出接收时钟。
在步骤1506，可基于这一系列转变来确定转变区。转变区可对应于多线通信接口的导线的信令状态正在变化或不稳定的时间段。
在步骤1508，可校准对应于转变区的历时的延迟时段。可通过估计这一系列转变中的转变之间的定时差异并基于这些定时差异中的最大定时差异计算延迟时段来校准延迟时段。可相对于接收时钟来估计这一系列转变中的转变之间的定时差异。可使用逐次逼近算法或线性搜索算法来校准延迟时段。
在步骤1510，可在前置码终止后从多线通信接口接收数据码元。可使用基于延迟时段修改的接收时钟的版本来接收数据码元。可通过在CDR中捕捉多线通信接口的导线的信令状态或使用由CDR产生的时钟来接收数据码元。可通过检测与第一数据码元和第二数据码元之间的边界相对应的第一检出转变并在由延迟时段定义的时间段内忽略其他转变检测来接收数据码元。这些其他转变检测可对应于第一数据码元与第二数据码元之间的边界。可在延迟时段期满后捕捉数据码元。
在一个示例中，前置码基于格雷码。前置码可包括在耦合至多线通信接口的传送设备与接收设备之间传达的控制信息中所标识的码元序列。
图16是解说采用处理电路1602的装置的硬件实现的简化示例的示图1600，处理电路1602可包括定序器或状态机。处理电路1602可用由总线1620一般化地表示的总线架构来实现。取决于处理电路1602的具体应用和整体设计约束，总线1620可包括任何数目的互连总线和桥接器。总线1620将包括一个或多个处理器和/或硬件模块(由处理器1616、模块或电路1604、1606和1608、可配置成通过连接器或导线1614通信的线接口电路1612、以及计算机可读存储介质1618表示)的各种电路链接在一起。总线1620还可链接各种其他电路，诸如定时源、外围设备、稳压器、和功率管理电路。CDR 1624可连接至总线。
处理器1616负责一般性处理，包括执行存储在计算机可读存储介质1618上的软件。该软件在由处理器1616执行时使处理电路1602执行上文针对任何特定装置描述的各种功能。该软件在由处理器1616执行时可使处理电路1602控制被适配成执行如前文所述的各种功能中的一者或多者的逻辑和设备。计算机可读存储介质1618还可被用于存储由处理器1616在执行软件时操纵的数据。处理电路1602进一步包括模块1604、1606、1608和1610中的至少一个模块。模块1604、1606、1608和1610可以是在处理器1616中运行的软件模块、驻留/存储在计算机可读存储介质1618中的软件模块、耦合至处理器1616的一个或多个硬件模块、或其某种组合。模块1604、1606、1608和1610可包括微控制器指令、状态机配置参数、或其某种组合。
在一种配置中，用于无线通信的装置1600包括：被配置成检测多线通信接口1614的三条或更多条导线的信令状态的一系列转变的模块和/或电路1604、1614；被配置成从这一系列转变中推导出接收时钟的模块和/或电路1624；被配置成基于这一系列转变来确定转变区的模块和/或电路1606、1614、1624；被配置成校准对应于该转变区的历时的延迟时段的模块和/或电路1608；以及被配置成在前置码终止后接收和/或解码来自多线通信接口1614的数据码元的模块和/或电路1610、1624。
例如，前述装置可以使用处理器206或236、物理层驱动器210或240以及存储介质208和238的某种组合来实现。
应理解，所公开的过程中各步骤的具体次序或层次是示例性办法的解说。应理解，基于设计偏好，可以重新编排这些过程中各步骤的具体次序或层次。所附方法权利要求以范例次序呈现各种步骤的要素，且并不意味着被限定于所给出的具体次序或层次。
提供之前的描述是为了使本领域任何技术人员均能够实践本文中所描述的各种方面。对这些方面的各种改动将容易为本领域技术人员所明白，并且在本文中所定义的普适原理可被应用于其他方面。因此，权利要求并非旨在被限定于本文所示出的方面，而是应被授予与语言上的权利要求相一致的全部范围，其中对要素的单数形式的引述除非特别声明，否则并非旨在表示“有且仅有一个”，而是“一个或多个”。除非特别另外声明，否则术语“一些/某个”指的是一个或多个。本公开通篇描述的各种方面的要素为本领域普通技术人员当前或今后所知的所有结构上和功能上的等效方案通过引述被明确纳入于此，且旨在被权利要求所涵盖。此外，本文中所公开的任何内容都并非旨在贡献给公众，无论这样的公开是否在权利要求书中被显式地叙述。没有任何权利要求元素应被解释为装置加功能，除非该元素是使用短语“用于…的装置”来明确叙述的。

Claims (30)

1.一种校准方法，包括：
检测多线通信接口的三条或更多条导线的信令状态的一系列转变，其中所述一系列转变中的每个转变对应于在所述多线通信接口上传送的前置码中的连续码元之间的边界；
从所述一系列转变中推导出接收时钟；
基于所述一系列转变来确定转变区；
校准对应于所述转变区的历时的延迟时段；以及
在所述前置码终止后从所述多线通信接口接收数据码元，其中所述数据码元是使用基于所述延迟时段修改的所述接收时钟的版本来接收的。
2.如权利要求1所述的校准方法，其特征在于，接收所述数据码元包括：
检测与第一数据码元和第二数据码元之间的边界相对应的第一检出转变；以及
在由所述延迟时段定义的时间段内忽略其他转变检测，其中所述其他转变检测对应于所述第一数据码元和所述第二数据码元之间的所述边界。
3.如权利要求1所述的校准方法，其特征在于，校准所述延迟时段包括：
估计所述一系列转变中的转变之间的定时差异；以及
基于所述定时差异中的最大定时差异来计算所述延迟时段。
4.如权利要求3所述的校准方法，其特征在于，相对于所述接收时钟来估计所述一系列转变中的转变之间的定时差异。
5.如权利要求1所述的校准方法，其特征在于，所述一系列转变中的每个转变由多个检测器中的单个检测器检测到，并且其中所述多个检测器中的每个检测器被配置成确定所述多线通信接口的两条导线的信令状态之间的差异。
6.如权利要求5所述的校准方法，其特征在于，所述两条导线携带多相信号的不同版本。
7.如权利要求5所述的校准方法，其特征在于，所述多个检测器包括差分接收机，其中每个差分接收机被配置成从与其他差分接收机不同的导线对接收信号。
8.如权利要求1所述的校准方法，其特征在于，所述前置码基于格雷码。
9.如权利要求1所述的校准方法，其特征在于，所述前置码包括在耦合至所述多线通信接口的传送设备与接收设备之间传达的控制信息中所标识的码元序列。
10.如权利要求1所述的校准方法，其特征在于，使用逐次逼近算法或线性搜索算法来校准所述延迟时段。
11.一种用于校准的装备，包括：
用于检测多线通信接口的三条或更多条导线的信令状态的一系列转变的装置，其中所述一系列转变中的每个转变对应于在所述多线通信接口上传送的前置码中的连续码元之间的边界；
用于从所述一系列转变中推导出接收时钟的装置；
用于基于所述一系列转变来确定转变区的装置；
用于校准对应于所述转变区的历时的延迟时段的装置；以及
用于在所述前置码终止后从所述多线通信接口接收数据码元的装置，其中所述数据码元是使用基于所述延迟时段修改的所述接收时钟的版本来接收的。
12.如权利要求11所述的装备，其特征在于，所述用于接收所述数据码元的装置被配置成：
检测与第一数据码元和第二数据码元之间的边界相对应的第一检出转变；以及
忽略在由所述延迟时段定义的时间段内检测到的与所述第一数据码元和所述第二数据码元之间的所述边界相对应的至少一个其他转变。
13.如权利要求11所述的装备，其特征在于，所述用于校准所述延迟时段的装置被配置成：
估计所述一系列转变中的转变之间的定时差异；以及
基于所述定时差异中的最大定时差异来计算所述延迟时段。
14.如权利要求11所述的装备，其特征在于，所述一系列转变中的每个转变由多个检测器中的单个检测器检测到，其中所述多个检测器中的每个检测器被配置成确定所述多线通信接口的两条导线的信令状态之间的差异。
15.如权利要求14所述的装备，其特征在于，所述多个检测器包括差分接收机，每个差分接收机从与其他差分接收机不同的导线对接收信号。
16.如权利要求11所述的装备，其特征在于，所述用于接收数据码元的装置被配置成：
使用基于所述延迟时段的时钟掩码，其中所述时钟掩码通过阻止检测第一数据码元和第二数据码元之间的边界处的多个转变来容适所述前置码中的码元序列中的两个或更多个连续码元之间的定时差异。
17.一种用于校准的装置，包括：
处理电路，其被配置成：
检测多线通信接口的三条或更多条导线的信令状态的一系列转变，其中所述一系列转变中的每个转变对应于在所述多线通信接口上传送的前置码中的连续码元之间的边界；
从所述一系列转变中推导出接收时钟；
基于所述一系列转变来确定转变区；
校准对应于所述转变区的历时的延迟时段；以及
在所述前置码终止后从所述多线通信接口接收数据码元，其中所述数据码元是使用基于所述延迟时段修改的所述接收时钟的版本来接收的。
18.如权利要求17所述的装置，其特征在于，所述处理电路被配置成：
检测与第一数据码元和第二数据码元之间的边界相对应的第一检出转变；以及
在由所述延迟时段定义的时间段内忽略与所述第一数据码元和所述第二数据码元之间的所述边界相对应的其他检出转变。
19.如权利要求17所述的装置，其特征在于，所述处理电路被配置成：
估计所述一系列转变中的转变之间的定时差异；以及
基于所述定时差异中的最大定时差异来计算所述延迟时段。
20.如权利要求19所述的装置，其特征在于，相对于所述接收时钟来估计所述一系列转变中的转变之间的定时差异。
21.如权利要求17所述的装置，其特征在于，进一步包括：
多个检测器，其中每个检测器被配置成确定所述多线通信接口的两条导线的信令状态之间的差异，其中所述一系列转变中的每个转变由所述多个检测器中的单个检测器检测到。
22.如权利要求21所述的装置，其特征在于，所述两条导线携带多相信号的不同版本。
23.如权利要求21所述的装置，其特征在于，所述多个检测器包括差分接收机，其中每个差分接收机被配置成从与其他差分接收机不同的导线对接收信号。
24.一种具有一条或多条指令的处理器可读存储介质，所述指令在由至少一个处理电路执行时使所述至少一个处理电路：
检测多线通信接口的三条或更多条导线的信令状态的一系列转变，其中所述一系列转变中的每个转变对应于在所述多线通信接口上传送的前置码中的连续码元之间的边界；
从所述一系列转变中推导出接收时钟；
基于所述一系列转变来确定转变区；
校准对应于所述转变区的历时的延迟时段；以及
在所述前置码终止后从所述多线通信接口接收数据码元，其中所述数据码元是使用基于所述延迟时段修改的所述接收时钟的版本来接收的。
25.如权利要求24所述的存储介质，其特征在于，所述存储介质包括使得所述至少一个处理电路执行以下动作的指令：
检测与第一数据码元和第二数据码元之间的边界相对应的第一检出转变；以及
针对由所述延迟时段定义的时间段，忽略与所述第一数据码元和所述第二数据码元之间的所述边界相对应的其他检出转变。
26.如权利要求24所述的存储介质，其特征在于，所述存储介质包括使得所述至少一个处理电路执行以下动作的指令：
估计所述一系列转变中的转变之间的定时差异；以及
基于所述定时差异中的最大定时差异来计算所述延迟时段。
27.如权利要求26所述的存储介质，其特征在于，相对于所述接收时钟来估计所述一系列转变中的转变之间的定时差异。
28.如权利要求24所述的存储介质，其特征在于，所述一系列转变中的每个转变由多个检测器中的单个检测器检测到，其中所述多个检测器中的每个检测器被配置成确定所述多线通信接口的两条导线的信令状态之间的差异。
29.如权利要求28所述的存储介质，其特征在于，所述两条导线携带多相信号的不同版本。
30.如权利要求28所述的存储介质，其特征在于，所述多个检测器包括差分接收机，每个差分接收机从与其他差分接收机不同的导线对接收信号。
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