CN100531026C - 跃迁检测、确认和存储电路 - Google Patents

Abstract

公开了一种跃迁检测、确认和存储(TDVM)电路，检测经过过采样的串行传输二进制数据(比特)流中的跃迁位置，并且产生表示哪一个采样信号最佳代表数据的控制信号。输入数据流通过多相时钟信号的n个相位进行过采样。多相时钟信号的频率由于稳定性原因而等于输入数据的频率或其一半。n个过采样信号(S)输入由三个部分组成的TDVM电路。第一部分根据对六个连续过采样信号执行三个比较两次(每次都排除中间一个信号)所需的特定信号处理，在两个连续采样信号的位置上检测跃迁。第二部分确认第二检测作为跃迁位置。第三部分存储所确认的跃迁位置，并且产生用来恢复数据的控制信号。例如，该控制信号可以用于样本选择/数据对齐电路中，以选择最适合于随后处理的过采样信号。

Description

跃迁检测、确认和存储电路

技术领域

本发明涉及高速二进制数据串行通信，特别涉及一种跃迁检测、确认和存储电路(transition detection，validation and memorization circuit)，它产生表示通过过采样输入串行二进制数据(比特)流而获得的一组信号中的哪个信号是要保存为恢复数据的最佳候选者的控制信号。

背景技术

在集成电路(系统)之间的高速二进制数据串行通信中，经常发生从一个集成电路传输到另一个集成电路的信号不能在预定时钟信号上可靠地采样。在这种情况下，常见的是使用由多相时钟产生器产生的基准时钟信号的n个相位对输入二进制数据流进行采样。然后，使用边沿检测器来确定采样信号中的哪一个是所要保存以表示用于随后处理的恢复数据的最佳候选者。该采样技术广泛地应用于高速异步串行数据通信的情况，其中，时钟信号不传输到接收装置。该主要问题目前已经存在多种解决方案，如美国专利5577078所述，该文献公开了一种边沿检测器，其中，输入数据信号耦合到形成其延迟型式的延迟链。以一次一对的方式选择相邻相位延迟对，并且与时钟信号进行比较，以确定时钟的边沿(或跃迁)是否落在所选相位对中的数据信号边沿之间或之外。在后者情况下，对另一对重复该处理以作比较。在时钟频率两倍于数据频率的情况下，可以在时钟的下降沿对数据进行采样。该边沿检测器存在若干不便之处。首先，公知的是延迟线严重地依赖于制造过程(最好和最坏情况之间的比率经常为3)。另外，该电路具有较差的抗噪声性，并且速度较慢，因为它需要两倍于数据频率的时钟频率。

发明内容

因此，本发明的主要目的是提供一种跃迁检测、确认和存储电路，该电路产生表示一组过采样信号中的哪一个信号最佳代表输入二进制数据(比特)流中的数据的控制信号。

本发明的另一个目的是提供一种适用于高速串行二进制数据通信的跃迁检测、确认和存储电路。

本发明的另一个目的是提供一种对假信号(glitch)和错误检测具有高抗噪性的跃迁检测、确认和存储电路。

本发明的另一个目的是提供一种根据LSSD规则设计以获得高可测性的跃迁检测、确认和存储电路。

根据本发明，描述了一种跃迁检测、确认和存储电路(transition detectionvalidation and memorization，TDVM)电路，它产生表示输入串行二进制数据(比特)流中的跃迁位置的控制信号。该控制信号可以用来通过从多个过采样数据中选择最适合于随后处理的一个信号而恢复输入数据。输入串行二进制数据(比特)流通过多相时钟信号在过采样电路中进行采样。时钟频率通常等于输入数据频率或其一半。将过采样数据信号施加于所述TDVM电路，所述TDVM电路根据对六个连续过采样信号执行三个比较两次(每次都排除中间一个信号)所需的特定信号处理，在两个连续采样信号的位置上检测跃迁，然后确认最近检测的过采样信号的位置，并且最终存储该位置作为跃迁位置。最后，它产生选择信号(G)，该信号例如可以用来驱动样本选择和数据对齐(sampleselection and data alignment，SSDA)电路，从而使所选过采样信号大约位于比特持续时间(bit duration)的中央即离比特边沿最远处。TDVM电路设计成对噪声较不敏感，即忽略因假信号产生的采样错误。

根据本发明，提供一种跃迁检测、确认和存储电路，用于检测经过过采样以产生一组过采样信号的输入串行二进制数据比特流中的跃迁，并且产生表示哪一个采样信号是用于随后处理的最佳采样信号的控制信号，所述电路包括：数据输入端，用于接收以指定数据速率在高速串行通信链路上串行传输的二进制数据比特流中获得的一组过采样信号S₁，...，S_n-1，该组信号是通过由具有确定时钟周期的多相时钟信号产生器产生的基准时钟信号的n个相位C₀，...，C_n-1来过采样的；n个跃迁检测装置，耦合到所述多相时钟信号产生器和所述数据输入端，并且配置成在所述一组过采样信号S₁，...，S_n-1中由一个过采样信号分隔开的两组连续过采样信号的位置上检测跃迁；n个确认装置，耦合到所述多相时钟信号产生器和所述跃迁检测装置，以确认最迟检测的位置作为跃迁位置；以及n个存储装置，耦合到所述多相时钟信号产生器和所述确认装置，以存储最近检测的位置以产生相应选择信号G₀，...，G_n-1，除其中一个选择信号处于第一逻辑状态外，其余选择信号处于第二逻辑状态，从而表示哪一个采样信号是所要保留的最佳采样信号，其中，所述检测跃迁基于在每次采样时或每次采样以后对采样信号的逻辑状态执行的三个比较，如果对于过采样信号S_i-1没有检测到跃迁，并且三个下列关系：

(1)S_i-2＝S_i-1

(2)S_i-1≠S_i+1

(3)S_i+1＝S_i+2

得到验证，则这意味着过采样信号S_i发生了跃迁，并且将对过采样信号S_i+1执行另一次检测。

被认为是本发明特征的新颖特性在所附权利要求中得到阐述。然而，通过结合附图阅读下面对所示优选实施例的详细描述，本发明本身及其其他目的和优点可以变得更好理解。

附图说明

图1示出当传输受到抖动的影响时典型2.5吉比特/秒串行数据流中的比特的图。

图2是示出本发明的过采样技术的基本原理的图，其中使用n＝12个相位，这些相位以C₀到C₁₁表示，它们是通过图4的振荡器获得的。

图3示意性地示出由多个数据恢复电路组成的多信道接收器的架构，其中每一个数据恢复电路均包括本发明的跃迁检测、确认和存储电路以及局部多相时钟产生器。

图4示出产生接收器的正确操作所需的多相时钟信号的传统6级振荡器。

图5示出在本发明的数据恢复电路中使用的基于LSSD的过采样电路。

图6a到6c示出组成本发明的跃迁检测/确认/存储(TDVM)电路的基本电路，其是数据恢复电路的基本元件，用来产生选择信号。

图7示出组合参照图6a到6c所述的基本电路的跃迁检测/确认/存储电路的总图。

图8示出当配置成每时钟周期处理一个比特时的样本选择和数据对齐(alignment)电路(SSDA)，该电路是数据恢复电路的另一个必需元件。

图9示出当配置成每时钟周期处理两个比特时的图8的样本选择和数据对齐电路的设计变形。

图10示出可以用来显著改善样本选择和数据对齐电路的操作和因此改善数据恢复电路的总体操作的可选上溢/下溢检测(OD)电路。

图11示出当配置成与图10的上溢/下溢检测电路一起工作时的图8的样本选择和数据对齐电路。

图12示出表示相对于选择信号(G)和由图10的上溢/下溢检测电路产生的下溢/上溢比特(L)的组合，应选择哪一个采样信号(S)的表(当配置成每时钟周期处理一个比特时)。

具体实施方式

在传统DR和CDR电路中，使用在时间上延迟的基准时钟信号的两个不同相位，一个用来检测跃迁，并且另一个用来捕获用于随后处理的数据。然而，应该承认，由于可能的亚稳定性问题，通过在数据跃迁(逻辑状态从1变至0或者相反)处执行采样而获得的特定采样信号(或样本)对于准确地定位跃迁的确切位置是不可靠的，并且该检测由于存在假信号和错误检测而甚至变得更复杂。结果，随着时钟频率继续急剧增大，迄今为止所实现的传统采样技术看来似乎接近于极限。

图2是典型数据比特流的例子，假定时钟频率是输入数据频率的一半(多相时钟的频率通常等于输入数据信号的频率或其一半)。从图2的上部可以清楚，数据从0变至1(第一跃迁)然后从1回到0(第二跃迁)，从而等于1的第一比特之后是等于0的第二比特。箭头与图2的下部所示的时钟信号的前沿的相对位置有关。在本例中，存在由多相时钟产生器产生的以C₀到C₁₁表示的n＝12个时钟信号，这些时钟信号确定对数据输入流进行采样的时间/位置。由于在本例中时钟以输入数据的一半频率振荡，因此时钟信号C₀和C₆被延迟半个周期，并且它们的相位完全相反。从而，在时钟信号的每个周期T内获得十二个采样信号S₀-S₁₁，其中，S₀-S₅表示数据流第一比特的采样信号，而S₆-S₁₁表示数据流第二比特的采样信号。注意，如果在传输数据中没有变化，例如发送了一系列“1”，则在这种情况下，在两个连续比特之间不再存在跃迁，并且其间边界而是由术语“数据边沿”来定义。

现在将要详细描述的上述过采样和特定信号处理显著不同于所述传统技术。根据本发明，在数据流中定位跃迁位置的特定信号处理基于在每次采样时对特定一组采样信号执行的三个比较。仍然参照图2，例如，在位置(m+2)或者以后位置上，对在位置(m-2)、(m-1)、(m+1)和(m+2)上获得的采样信号即S_m-2、S_m-1、S_m+1和S_m+2执行三个比较，以检查是否满足下面以数学形式书写的规则：

(1)S_m-2＝S_m-1

(2)S_m-1≠S_m+1

(3)S_m+1＝S_m+2

假定这些关系式(1)-(3)得到验证，则这意味着在位置(m)上发生了跃迁。因此，在位置(m)上发生的跃迁将在位置(m+2)或者以后位置的时候得到识别。从而，对于检测跃迁，需要基于涉及六个过采样信号的三个比较的两次操作(每次都排除中间信号)。结果，上述方法基于“经验(posteriori)”判定。

需要注意，根据本发明，任何跃迁均将被检测两次，这是因为有两个过采样信号均将满足规则(1)-(3)。从图4中可以清楚，位置(m-1)如同位置(m)一样也匹配上述跃迁检测条件。这意味着跃迁居中于过采样信号S_m-1或S_m的位置或者其间位置。根据本发明的方法，将仅考虑第二跃迁检测，因为它向后面电路提供了额外的延迟。

因此，根据本发明，对于避免可能因这种双跃迁检测而引起的错误的可靠过程，当在位置(m)上检测到跃迁时，如果先前在位置(m-1)上检测到跃迁，则该位置(m-1)将无效，并且跃迁被认为是处于位置(m)上。注意，根据本发明，将不使用采样信号S_m，因为它不被认为是足够可靠的。在每比特存在六次采样的本具体例子中，位置(m+3)上的采样信号由于近似位于比特持续时间的中央而是优选的，并且它提供对抖动的最大容限。在下面描述中，由于位置(m+3)上的采样信号即S_m+3可靠地表示比特值，将使用该采样信号(虽然位置(m+1)和(m+2)上的采样信号也是足够的)。更一般地，如果在位置(m)上检测到跃迁，则所要保存的采样信号是位置(m+p)上的信号，其中，p是样本数n除以多相时钟信号的一个周期内的比特数b的2倍(p＝n/2b)。在图2所示的例子中，采样信号的序列是S₁₀＝0、S₁₁＝0、S₀＝0、S₁＝1、S₂＝1、S₃＝1、S₄＝1、...、等等。在时钟信号C₀和C₁的前沿检测到跃迁，采样信号S₁被认为是代表跃迁，从而随后将要使用的采样信号为在时钟信号C₄的前沿获得的S₄。从图2还可以看到，该方法是令人感兴趣的，因为它比较相互非常靠近的采样信号，但是执行该比较所展开(open)的时间与它们之间的时间间隔相比大。

多信道接收器21

图3示出本发明的以21表示的多信道接收器的架构，其中，多信道接收器21对多个输入数据流执行数据恢复以进行高速串行数据通信。现在参照图3，接收器21首先包括多相时钟产生电路22和以23-0到23-(k-1)表示的k个数据恢复电路，其中每一个数据恢复电路分别用于一个数据流：数据输入0到数据输入(k-1)。

每个DR电路23包括过采样(OS)电路24、跃迁检测/确认/存储(TDVM)电路25以及样本选择和数据对齐电路(SSDA)电路26。可选地，可以使用上溢/下溢检测(OD)电路27来改善SSDA操作从而改善DR电路总体性能。由时钟产生电路22产生的多相时钟信号施加于DR电路23的所有电路24-27。如果考虑处理数据输入0流的DR电路23-0，则从OS电路24-0输出的采样信号S施加于TDVM电路25-0和SSDA电路26-0的第一输入端，其中SSDA电路26-0还在第二输入端接收由TDVM电路25-0产生的以G表示的信号。接下来，SSDA电路26-0产生两个信号：恢复时钟和恢复数据，在本例中为数据输出0。恢复时钟是多相时钟信号的预定相位，并且恢复数据完全地与之对齐，从而允许优良的恢复数据的随后处理。OD电路27-0连接到TDM电路25-0的输出端(它由与比特持续时间的中央相对应的2个信号G驱动)，以及SSDA电路26-0的第三输入端。OD电路27的作用是扩展SSDA电路的选择能力，并且在抖动方面改善DR电路23的抗抖动性，即容忍输入数据流中的更多抖动。

为示例说明起见考虑数据恢复电路23-0。串行数据流，数据输入0在多相时钟信号的每个周期通过由时钟产生电路22产生的十二个时钟信号C₀到C₁₁在OS电路24-0中进行过采样。多相时钟信号的频率由于稳定性原因而通常等于输入数据频率或其一半。采样信号S输入TDVM电路25-0和SSDA电路26-0。创新性的TDVM电路25-0由三个部分组成。第一部分围绕特别设计成对噪声较不敏感、即忽略因假信号产生的采样错误的跃迁检测电路来构建。第二部分的目的是当第一跃迁检测之后紧随着相同跃迁的第二检测时使第一跃迁检测无效。第三部分的作用是存储第二检测的位置作为跃迁位置。在本质上，TDVM电路25-0确定输入数据流中的跃迁位置，它消除可能由于假信号而产生的错误，并且最后它存储跃迁位置。由TDVM电路25-0输出的信号用来驱动创新性SSDA电路26-0来选择有效可靠的采样信号。SSDA电路26-0还能够相对于多相时钟信号的预定相位同步所选采样信号。在参照图2所述的上面例子中，对于输入数据的每个比特存在6个时钟信号，其中认为如果在位置(m)上检测到跃迁，则位置(m+3)上的采样信号S_m+3无论从哪一点来看都是最可靠的，因为在比特信号从0升到1然后从1返回到0的情况下，它处于离两个极端边沿最远的位置而基本上位于比特持续时间的中央。注意，如果随后没有在输入数据流中检测到跃迁(例如，一系列“1”)，则将使用所存储的该跃迁来确定每个比特中央的采样信号。

现在更详细地描述组成多信道接收器21的不同电路，即时钟产生电路22和一般性地以23表示的一个数据恢复电路。

时钟产生电路(CG)22

图4示出基于环形振荡器的多相时钟产生(CG)电路22的优选实现，但是也可以使用对于本领域的技术人员而言公知的很多传统振荡电路来产生多相时钟信号。图4示出很好地适用于产生在本发明的优选实施例描述中所需的十二个相位的典型6级环形振荡器。如图4所示，环形振荡器包括为了获得高稳定性而串联在一起的6个基本差分缓冲器28-1到28-6。所获得的多相时钟信号是图2中以C₀到C₁₁表示的那些时钟信号。它们得自频率为NMHz(N＝1/T)的主基准时钟信号，或者是通过相位检测器(PD)电路从输入数据中提取的。注意，缓冲器28-1到28-6的延迟由形成时钟恢复单元的公共PFD/滤波器电路控制，其中，时钟恢复单元确保由CG电路22产生的多相时钟信号的频率基本上等于数据流的频率或其一半。结果，在多信道(即通信链路)的情况下，有可能从单个信道/链路中提取时钟，并且使用恢复时钟频率以通过执行相位调整来恢复其他信道中的每一个信道上的数据。

数据恢复(DR)电路23

它由现在将要详细描述的一些电路组成。

过采样(OS)电路24

图5所示的OS电路24(例如，用于数据输入0流的24-0)具有特别构造来确保其输出端的采样数据信号在整个时钟周期内的高稳定性。由于上述半速率时钟，过采样电路24在12个样本中采集串行数据的两个连续比特。任何数据流例如数据输入0的采样通过边沿敏感触发器或者最好是如图5所示的主从锁存器29-0到29-11来完成。主从锁存器由于允许电平敏感扫描设计(LSSD)实现而获得较佳可测性而是优选的。例如，考虑锁存器29-6。主锁存器数据输入端连接到数据输入公共线，而其时钟输入端接收C₆时钟信号。当主时钟信号返回到低状态(逻辑0)时，捕获数据输入流中的数据并且在整个时钟周期内保持该数据，而与可能在其上发生的变化无关。在这一方面，时钟信号C₆确保输出非常稳定的采样信号S₆，因为施加于从属锁存器的时钟输入端的时钟信号C₀如上所述与时钟信号C₆反相。

跃迁检测/确认/存储(TDVM)电路25

在本质上，本发明的TDVM电路25由三个部分或级组成，其中每个部分执行不同的功能：检测、确认和存储。

形成第一部分的电路如图6a所示，其中，它带有标号30。电路30的作用是检测输入数据流中的任何跃迁。例如，假定电路30属于TDVM电路25-0，则检测数据输入0流中的跃迁需要12个相同电路30。图6a仅示出使用当前索引i(i从0变至11)的一个电路30，它配置成检测在对应于采样信号S_i的位置(i)上将发生的跃迁。如后面参照图7所示，只要将索引i从0变至11就足以基本上获得电路30的全集。通过在每次采样时检查前两个采样信号和后两个采样信号是否满足上面给出的关系式来识别给定位置上的跃迁。如果S_i-2＝S_i-1、S_i-1≠S_i+1以及S_i+1＝S_i+2，则识别跃迁位于位置(i)上。注意，根据本方法，跃迁将由两个连续电路30有系统地检测。电路30的特别构造存在较大优点，因为它不敏感于在标准边沿检测电路中经常被识别为跃迁的假信号。假信号即非常短的寄生脉冲(parastic pulse)决不会满足上述关系式(1)-(3)。

仍然考虑图6a，电路30由逻辑电路31和电平敏感锁存器32组成。逻辑电路31由驱动双向(two-way)或(OR)门34的两个块33-1和33-2组成，其中，块33-1和33-2均由三个与(AND)门组成。作为输入施加于块33-1和33-2的采样信号在图6a中指定。如果对于当前索引i的特定值，三个上述关系式都得到验证，则逻辑电路31产生处于高逻辑电平(例如，“1”)的输出信号D_i。逻辑电路31的输出端连接到电平敏感锁存器32的数据输入端，而时钟信号C_i+2施加于其时钟输入端(使用时钟信号C_i+2是由于它对应于采样信号S_i+2，其中该采样信号是施加于逻辑电路31的信号中最近的信号)。从电平敏感锁存器32输出的信号以E_i表示。因此，第一部分允许在不考虑对应于该跃迁的采样信号S_i的情况下识别跃迁。由于可能的亚稳定性问题，该特定采样信号S_i是不可靠的。

由于电路30的特别构造，确信任何跃迁均将被检测两次。现在，根据本发明，仅将考虑第二检测来表示跃迁。为此，构建TDVM电路25的第二部分以仅保留两次(或更多)连续检测中的最后一次以避免其间的任何冲突。因此，该部分的作用是确认相同跃迁的最后检测的位置。现在参照图6b，该第二部分采用电路35来实现。从电路30输出的信号E_i施加于与(AND)门36的第一输入端。信号E_i+1在反相器(inverter)37-1中取反，然后施加于与门36的第二输入端。可选地，还可以通过反相器37-2把信号E_i+3施加于与门36的第三输入，以改善假信号消除。从与门36输出的信号施加于电平敏感锁存器38的数据输入端，而其时钟输入端由时钟信号C_i+8驱动(选择C_i+8是由于它与C_i+2反相以改善稳定性)。由电平敏感锁存器38提供的信号以F_i表示。锁存信号F_i因此表示经过确认的跃迁检测，并且在整个时钟周期内保持有效。注意，电平敏感锁存器32(图6a)和38(图6b)可以采用单主/从锁存器对来组合以获得改善的可测性和设计简单性，其中，它们的时钟信号相互反相，即相隔半个时钟周期。例如，假定由CG电路22产生的时钟信号具有等于1.25Ghz的频率，并且它们为12个相位，则可以以每一70ps(800ps/12)间隔识别跃迁。电路35的输出端的信号F_i在整个时钟周期即800ps内保持有效，这将为下面电路提供大量时间以执行其处理。另一个优点是通过构造，如果两个信号E，例如E_i-1和E_i顺序到达，则不仅保存E_i，而且使用它来复位信号E_i-1，并且以后将采用时钟C_i+8来捕获它。结果，只有表示第二或最后(多检测的情况下)检测的位置的E_i信号才被确认，并且以高电平存储在电平敏感锁存器38中作为信号F_i。该检测下面将称作“检测跃迁”。

TDVM电路25的第三部分在存储元件中存储检测跃迁的位置。任何检测跃迁将存储元件设成高逻辑状态(“1”)。加或减3采样信号内的任何其他检测跃迁都复位存储元件。在存储元件的输出端可获得的信号以下称作以G表示的“选择”信号，因为它将用来选择集合中的最佳采样信号S。存储元件的重要特别之处在于只有在设置另一个选择信号(例如，G_j)之后才可以复位选择信号(例如，G_i+3)。可以预期，新选择的采样信号将总是出现在接近于前面选择的采样信号的位置上，从而在短时间内所选的两个连续采样信号将不是问题，因为它们远离跃迁，从而将具有相同值。第三部分的典型硬件实现在图6c中以电路39表示(必须清楚，电路35和39的数目与电路30一样多)。由电路35提供的信号F_i施加于锁存器40，它扮演上述存储元件的角色。从其输出的选择信号以G_i+3表示，即根据上述原理选择正确采样信号S的信号，在本例中为S_i+3。信号-G_i+3(通过在反相器41中对信号G_i+3取反而获得)、-G_i+1和-G_i+2施加于与门42，以产生信号K_i。因此，K_i是用来在TDVM电路25中复位前三个和后三个对应锁存器40的信号。信号-F_i、K_i-1和K_i+3施加于与非(NAND)门43。从与非门43输出的信号和时钟信号C_i+2施加于与门44，以驱动锁存器40的时钟输入端。由于电路39的特别构造，不可能让所有选择信号G同时处于低电平。考虑每时钟周期一个比特的情况，并且假定G_i处于高电平，如果现在信号G_i+1变高，则它将强迫G_i进入低状态，从而在一个时钟周期之后，将只有一个信号即G_i+1处于高状态。不同地，在每时钟周期两个比特的情况下，同时将有两个选择信号有效，一个选择信号对应于每个比特，第二选择信号不能由于产生K_i信号而复位第一选择信号。

图7示出TDVM电路25互连方案的更实际图，其中，TDVM电路25互连方案由12个相同电路片(slice)组成，其中每个电路片基本上对应于基本电路30、35和39的集成(一些逻辑功能合并在一起，以避免不必要的电路重复)。因此，每个电路片对应于在既定采样时执行的跃迁位置的检测/确认/存储。存储信号是足以选择最佳采样信号的选择信号。注意，最后一个电路片连接到第一个电路片。TDVM电路25具有数目与采样信号S相同的选择线G，每条选择线G对应于一个采样信号。低电平的选择线表示必须消除对应样本而高电平的选择线表示必须保存样本。总之，在十二个样本中有两个比特的优选实施例中，TDVM电路25提供12个选择信号G，在它们当中，有两个选择信号例如G_i和G_i+6处于高电平，以表示要作为每个比特的采样信号中的最佳采样信号保存的采样信号的排序(rank)，在本例中为S_i和S_i+6。这些选择线预期不以输入数据速率转换。在理想条件下，在经过设置之后，选择线可能根本不转换。在噪声非常大的条件下，选择线上的转换活动仍然被认为是以大大低于输入数据速率的频率发生。

样本选择/数据对齐电路(SSDA)电路26

如上面参照图7所述，选择信号G_i的索引对应于采样信号S_i。选择信号G_i+3将选择采样信号S_i+3(如果每周期两个比特)或S_i+6(如果每周期一个比特)，并且更一般地，选择信号G_i将选择采样信号S_i+n/2b(其中，n是基准时钟信号的相位数，并且b是每周期的比特数)。SSDA电路26负责选择足够的采样信号并且在多相时钟信号的预定相位上对齐它。图8示意性地示出了当设计成处理其速率等于CG电路22的频率即每时钟周期一个比特的数据比特流时的SSDA电路26的优选实现。电路26首先由一系列基本上相同的12个逻辑块45组成，其中每一个由如图8所示的两路多路复用器46、或门47和电平敏感锁存器48组成。注意，在第一逻辑块45-0中，没有实现多路复用器46和或门47，因为选择信号G₀没有连线(它没有必要)。当时钟相位信号C₀处于高电平时，锁存器48-0存储采样信号S₀。其输出端连接到多路复用器46-1的第一输入端，采样信号S₁施加于另一输入端。多路复用器46-1通过或门47由选择信号G₁控制。多路复用器46-1的输出端连接到锁存器48-1的输入数据端，而相位信号C₁施加于其时钟输入端。如图8所示，类似的构造一直应用到最后逻辑块45-11，最后逻辑块45-11处理信号S₁₁、C₁₁和G₁₁，并且供给锁存器49的数据输入，锁存器49的时钟输入端接收时钟相位信号C₅。注意，在最后逻辑块45-11中，没有实现或门47-1。锁存器48和49为电平敏感类型。在锁存器49输出端可以获得数据输出(恢复数据)，并且C₅称作恢复时钟。锁存器48中的每一个(例如，48-1)连接到其自己的时钟相位(例如，C₁)。锁存器输入采样信号(S₀，...，S₁₁)或者从前一锁存器输出的信号。SSDA电路26因此基本包括一列锁存器和对应的一列多路复用器，从而以菊花链方式连接逻辑块45。

多路复用器实现成控制哪一个采样信号供给指定锁存器，并且它们连接成在相应锁存器中捕获当前选择的采样信号之前的所有采样信号。在所选采样信号之后，选择线总是处于低电平。在锁存器中捕获所选采样信号之前的任何采样信号，并且忽略所述采样信号之后的任何采样信号。因而，将所选样本同步刷新(flush)至列的底部，对此现在将要进行描述。如果例如所选采样信号为S₆，除了选择信号G₆之外所有选择信号G₀到G₁₁都将处于低逻辑电平(对应于在位置0上检测的跃迁)，即，只有G₆线处于有效状态，即处于高逻辑电平(“1”)，则当对应的C₆时钟信号处于高逻辑电平时，逻辑块45-5中的锁存器捕获S₆样本。锁存器输出因而取值为所选样本S₆。当C₇时钟信号进入高逻辑电平时，逻辑块45-6中的锁存器捕获该S₆值。重复该过程直到所选采样信号传输到锁存器列底部的最后锁存器，然后把所选采样信号传输到输出锁存器49中。不保存所选样本之前的这些样本，但是如果出现取消选择采样信号S_i而选择采样信号S_i-1，则捕获它们允许SSDA 26不丢失任何采样信号。输出锁存器49确保表示数据的采样信号在整个时钟周期内存在于其输出端。

现在参照图9，SSDA电路现在由两个基本电路26-1和26-2组成，它致力于基准时钟信号频率是输入数据速率的一半(即，在一个时钟周期内有两个比特)的情况。上半电路26-1配置成使用与输入数据的第一比特相关的选择信号G₁到G₅处理与时钟相位信号C₀-C₅相对应的六个信号S₀-S₅。下半电路26-2在所有方面都与电路26-1相同。它使用第二比特的选择信号G₇-G₁₁处理六个信号S₆-S₁₁。需要注意，在这种情况下，存在两条数据输出线来传输恢复数据，从而下面电路必须配置成从这些数据输出线交替取得比特。同样，存在两条时钟线来传输恢复时钟(相互反相)。

因此，SSDA 26电路在一个时钟周期内采用12个样本处理一个比特，而SSDA电路26-1和26-2在一个时钟周期内采用六个样本处理一个比特。对SSDA电路26、26-1和26-2的详细检验显示虽然它们之间存在明显的差别，但是它们具有仍然基于两个基础部分的相当类似构造。参照图10的SSDA电路26，第一部分由多个逻辑块45组成，并且第二部分由输出锁存器49组成。每个逻辑块45包括如上所述连接的多路复用器46、或门47和锁存器48。最后，触发器或主/从锁存器对扮演所述输出锁存器的角色，以确保根据本发明的关键特性在整个时钟周期内在数据输出线上将存在所选采样信号。如果使用单个锁存器，则施加于其时钟输入端的时钟相位信号必须与施加于最后逻辑块(例如，在SSDA 26的情况下为45-11)的锁存器的时钟相位反相。

同样地，数据恢复电路23-0能够支持数据输入0流和恢复时钟和/或具有高幅度(加或减一半比特)的高频抖动(在接近于数据速率的频率范围内)之间的相差。为了优化抗抖动性和减小相位误差，需要上述时钟恢复单元设计成(尽可能地)对齐时钟相位C₀与输入数据的跃迁。

上溢/下溢检测(OD)电路27

当发送器和接收器基准时钟具有一定偏差或者抖动大大偏移数据时，将高度需要扩大数据选择范围。如上所述的DR块23的SSDA电路26仅支持限于1比特的抖动幅度，也就是，它受限于在输入数据的一个周期内处理采样信号。TDVM电路25和SSDA电路26都没有设计成支持下溢或上溢。在每周期一个比特的情况下，从S₀到S₁₁(在S₀之前)的选择移动是下溢，而从S₁₁到S₀(在S₁₁之后)的选择移动是上溢。在每周期两个比特的情况下，从S₆到S₅或者从S₀到S₁₁的选择移动是下溢，而从S₅到S₆或者从S₁₁到S₀的选择移动是上溢。通过检测该上溢/下溢并且选择对应采样信号，在理论上有可能将抖动容限增至1.6比特。

图10示出处理其速率等于时钟频率的数据比特流的上溢/下溢检测(OD)电路27的优选实现。如果输入数据每个周期有两个比特，则需要两个相同电路。OD电路27检测TDVM电路25越过中点改变所选G信号的索引(i)的时刻。当边沿索引越过中点以下(例如，G₆到G₅)时，上溢/下溢比特L等于逻辑1，从而表示下溢。当边沿索引越过中点以上(例如，G₅到G₆)时，上溢/下溢比特L等于逻辑0，从而表示上溢。因此，它处理位于选择信号范围(G₀-G₁₁)中间的选择信号G₅和G₆。

现在参照图10，将信号G₅和G₆施加于由交叉耦合的一对锁存器51和52以及一对两路与门53和54组成的块50。时钟信号C₈和C₉分别施加于锁存器51和52的时钟输入端(出现在选择信号G₅和G₆之后的任何稳定化时钟信号都将是适当的)。提供了其时钟输入端由时钟相位C₉驱动的锁存器55，以存储上溢/下溢比特L。锁存器55的数据输入端由或门56的输出驱动。或门56的一个输入端连接到与门53的输出端，并且另一个输入端连接到与门57的输出端。锁存器55的输出通过回路施加于与门57的第一输入端，另一个输入端连接到或非(NOR)门58的输出端。或非门58接收复位(RESET)信号和由与门54产生的信号。由锁存器55输出的信号在反相器59中取反，以产生上述的上溢/下溢比特L。OD电路27的角色因此是检测选择中的跃迁。例如，G₅到G₆意味着L＝1，从而表示存在上溢，因此索引必须从5变至6。注意，在每周期两个比特的情况下，则将需要两个OD电路27-1和27-2，分别处理选择信号G₂/G₃和G₈/G₉。

图11示出经过修改以与OD电路27一起工作的图8的SSDA电路26，现在它以26’表示。现在参照图11，对于每个块45，除了块45-5和45-6之外，G信号由信号L或信号-L(在反相器61中取反)在与门60中进行选通。图12所示的表1表示相对于G信号和下溢/上溢比特L的组合，应选择哪一个采样信号S。值得注意的是，可以对当前周期之外的事件加以考虑。在周期T+1内，现在可以使用在周期T内获得的采样信号S₀来代替在周期T+1内产生的信号S₀。

如果现在替代使用SSDA电路26-1和26-2(与电路27-1和27-2组合)，则下面表2和3适用。

表2

	G<sub>4</sub>	G<sub>5</sub>	G<sub>0</sub>	G<sub>1</sub>	G<sub>2</sub>	G<sub>3</sub>	G<sub>4</sub>	G<sub>5</sub>	G<sub>0</sub>	G<sub>1</sub>
												0	0	0	0	X	X	1	1	1	1
	S<sub>10</sub>	S<sub>11</sub>	S<sub>0</sub>	S<sub>1</sub>	S<sub>2</sub>	S<sub>3</sub>	S<sub>4</sub>	S<sub>5</sub>	S<sub>6</sub>	S<sub>7</sub>

X＝随意

表3示出第二比特的情形。在这种情况下，代替G₂和G₃使用信号G₈和G₉作为输入。

表3

	G<sub>10</sub>	G<sub>11</sub>	G<sub>6</sub>	G<sub>7</sub>	G<sub>8</sub>	G<sub>9</sub>	G<sub>10</sub>	G<sub>11</sub>	G<sub>6</sub>	G<sub>7</sub>
												0	0	0	0	X	X	1	1	1	1
	S<sub>4</sub>	S<sub>5</sub>	S<sub>6</sub>	S<sub>7</sub>	S<sub>8</sub>	S<sub>9</sub>	S<sub>10</sub>	S<sub>11</sub>	S<sub>0</sub>	S<sub>1</sub>

因此，以实现传送一些采样信号S(在本例中为12个)的相对简单的OS电路24为代价，DR块23能够可靠地辨别70ps宽度窗口内的数据，其中，时钟具有等于T＝800ps的周期。大量的模拟表明DR电路23十分良好地容忍幅度最大可达1.5倍输入数据时钟周期的数据抖动。DR电路23不敏感于恢复时钟与任何恢复数据之间的相位误差。

在本说明书和权利要求中所用的术语“耦合”包括各种类型的连接，它可以是直接的或者通过一个或多个中间组件。

本领域的技术人员应该清楚，在不脱离由所附权利要求限定的精神或范围的情况下，可以对在此示例性所述的电路进行各种修改。

Claims (6)

1.一种跃迁检测、确认和存储电路，用于检测经过过采样以产生一组过采样信号的输入串行二进制数据比特流中的跃迁，并且产生表示哪一个采样信号是用于随后处理的最佳采样信号的控制信号，所述电路包括：

数据输入端，用于接收以指定数据速率在高速串行通信链路上串行传输的二进制数据比特流中获得的一组过采样信号S₁，...，S_n-1，该组信号是通过由具有确定时钟周期的多相时钟信号产生器产生的基准时钟信号的n个相位C₀，...，C_n-1来过采样的；

n个跃迁检测装置，耦合到所述多相时钟信号产生器和所述数据输入端，并且配置成根据对六个连续过采样信号执行两次三个比较所需的特定信号处理、在两个连续采样信号的位置上检测跃迁，其中每次取出所述六个连续过采样信号中的连续五个过采样信号并排除所述连续五个过采样信号的中间一个信号，其中所述检测跃迁基于在每次采样时或每次采样以后对采样信号的逻辑状态执行所述三个比较，如果对于过采样信号S_i-1没有检测到跃迁，并且所述三个比较满足下列关系：

(1)S_i-2＝S_i-1

(2)S_i-1≠S_i+1

(3)S_i+1＝S_i+2

则这意味着过采样信号S_i发生了跃迁，并且将对过采样信号S_i+1执行另一次检测；

n个确认装置，耦合到所述多相时钟信号产生器和所述跃迁检测装置，以确认最后检测的位置作为跃迁位置；以及

n个存储装置，耦合到所述多相时钟信号产生器和所述确认装置，以存储最后检测的位置以产生相应选择信号G₀，...，G_n-1，除其中一个选择信号处于高逻辑状态外，其余选择信号处于低逻辑状态，从而表示哪一个采样信号是所要保留的最佳采样信号。

2.如权利要求1所述的电路，其中，所述跃迁检测装置包括：

第一与门装置，用于对采样信号S_i-2和S_i-1执行与操作，以及第二与门装置，用于对采样信号-S_i+1和-S_i+2执行与操作，这两个装置的输出端连接到第三与门装置；

第四与门装置，用于对采样信号-S_i-2和-S_i-1执行与操作，以及第五与门装置，用于对采样信号S_i+1和S_i+2执行与操作，这两个装置的输出端连接到第六与门装置；

或门装置，接收由所述第三和第六与门输出的信号；以及，

电平敏感锁存器装置，由时钟信号相位C_i+2控制，用于存储由所述或门装置产生的数据作为表示位置i上的跃迁检测的检测信号E_i。

3.如权利要求2所述的电路，其中，确认装置包括：

第七与门装置，接收边界选择信号E_i和-E_i+1作为输入；以及

锁存器装置，由连接到所述第七与门装置的输出端的时钟信号相位C_i+8控制，以产生表示确认最后检测的跃迁作为跃迁位置的确认信号F_i。

4.如权利要求3所述的电路，其中，所述存储装置包括：

锁存器装置，具有时钟输入端和数据输入端，配置成在其数据输入端接收所述确认信号F_i以产生选择信号G_j，索引j表示最佳过采样信号的索引；

第八与门装置，接收选择信号G_i+p、G_i+1和G_i+2以产生选通信号K_i；以及

第九与门装置，用于控制锁存器装置的时钟输入，在第一输入端接收选通信号-F_i与K_i-1与K_i+3，并且在另一个输入端接收相位时钟信号C_i+2。

5.如权利要求4所述的电路，其中，所述索引j为j＝i+p，其中，p＝n/2b，b是每时钟周期的比特数。

6.如权利要求1所述的电路，其中，多相时钟信号的频率等于输入数据的速率或者是其整除数。

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