JPH04347931A - 位相同期クロック抽出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は受信バースト信号からそ
の信号に位相同期したクロックを生成する位相同期クロ
ック抽出回路に関する。本発明は特に、ポイント対マル
チポイントのバースト光通信方式におけるポイント側の
伝送装置で使用するに適する。

【０００２】

【従来の技術】ポイント対マルチポイント通信方式では
、ポイント側の伝送装置とマルチポイント側のそれぞれ
の伝送装置との間の距離や伝送路の条件が異なるため、
ポイント側で受信する信号が重なることのないように、
少なくともマルチポイント側からポイント側への通信に
は間欠的な信号であるバースト信号が用いられる。

【０００３】図１３は、ポイント対マルチポイント通信
方式の例として、スターカプラを用いた一方向光通信装
置のブロック構成図を示す。この光通信装置は複数の光
送信装置１００−１、１００−２…と一つの光受信装置
１０３とを備え、これらがスターカプラ１０１および光
ファイバ伝送路１０２を介して互いに接続される。光送
信装置１００−１、１００−２…はそれぞれ、利用者か
らの情報を半導体レーザなどの発光素子により光信号に
変換し、光バースト信号として出力する。これらの光バ
ースト信号はスターカプラ１０１により合波され、光フ
ァイバ伝送路１０２を経由して光受信装置１０３に入力
される。

【０００４】図１４は光受信装置１０３が受信したバー
スト信号の一例を示し、図１５はそれを拡大して示す。 説明を簡単にするため、受光後の電気段で自動利得調整
によりレベルを一定にしたものとして示す。

【０００５】各バースト信号の先頭には、受信回路を安
定に動作させるためのプリアンブルＰＡが付与されてい
る。プリアンブルの目的の一つは、その期間に受信回路
がクロックを安定に抽出することである。このプリアン
ブル長が短いほど、伝送効率が良く経済的な伝送が可能
である。すなわち、伝送量を一定とすると、伝送速度を
低くできる。

【０００６】マルチポイント側からのそれぞれ信号を復
調するには、その信号に位相同期したクロックを抽出す
る必要がある。受信信号がバースト信号の場合には、そ
のバースト信号毎にクロックを抽出する。クロック抽出
方法としては、ＰＬＬ（位相同期ループ）法、多点サン
プリング法、多相選択法が従来から知られている。

【０００７】ＰＬＬ法は、入力バースト信号とＶＣＯ（
電圧制御発振器）の位相とを位相比較器で比較し、位相
差がなくなるようにＶＣＯの周波数を変化させて位相同
期クロックを発生させる方法である。この方法でプリア
ンブルを短くするためには、時間的に安定でかつ高速応
答のＶＣＯが必要となる。時間的に安定でかつ高速応答
という要求条件は一般には相反する条件であり、実現が
困難である。

【０００８】多点サンプリング法は、入力信号よりも数
倍から数十倍の高速クロックを用意し、入力信号をこの
高速クロックで多点サンプリングすることで入力信号を
識別する方法である。この方法では実際にクロックが抽
出されるわけではないが、等価的にはクロックが抽出さ
れたことになる。この方法では、バースト毎に位相同期
クロックの位相を変化させる必要がないため、短いプリ
アンブル長でもクロックを抽出できる。しかし、入力信
号よりも数倍から数十倍の高速クロックが必要なため、
高速の素子が必要であり、経済性、発熱などの点で問題
がある。

【０００９】多相選択法は、マスタクロックを遅延回路
で多相化し、これらのうちの入力信号の位相に最も近い
ものを選択する方法である。この方法は、入力信号より
高速のクロックは不要であること、選択のための処理時
間が必要となるものの比較的短いプリアンブル長でクロ
ックを抽出できること、などの優れた長所をもつ。

【００１０】

【発明が解決しようとする課題】しかし多相選択法では
、プリアンブルの最後で雑音などにより誤ったクロック
を選択した場合に、受信バースト信号のデータ部分で識
別誤りが生じてしまう。クロック選択がプリアンブルの
みで行われるとすると、対象としている１バースト分す
べてのデータに識別誤りが生じる事態も生じる可能性が
ある。

【００１１】これを解決するため、プリアンブルだけで
なくデータ部分も用いてクロック選択を行う方法も知ら
れている。しかし、雑音などにより誤ったクロック選択
が行われたとき、選択の処理時間を伝送ビット速度換算
でＳビット分とすると、少なくとも誤選択後のＳビット
分のデータ部分で識別誤りが生じてしまう。

【００１２】このように、従来の多相選択法は優れた方
法ではあるが、これを用いてデータを識別する場合に、
識別誤りが生じやすい欠点があった。

【００１３】本発明は、このような課題を解決し、受信
バースト信号から位相同期クロックを安定に抽出できる
位相同期クロック抽出回路を提供することを目的とする
。

【００１４】

【課題を解決するための手段】本発明の位相同期クロッ
ク抽出回路は、受信バースト信号の立ち上がりまたは立
ち下がりの変化点を検出する変化点検出回路と、この変
化点検出回路の変化点検出タイミングと実質的に同じタ
イミングのパルスを含むパルス列をＭ系列のクロックパ
ルス列から選択するクロック選択回路と、このクロック
選択回路の選択結果に基づいて実際に選択すべきパルス
列を決定するクロック決定回路と、このクロック決定回
路の出力を新たな出力があるまで保持する決定結果保持
回路と、この決定結果保持回路の出力にしたがってＭ系
列のクロックパルス列の一つを選択して出力するセレク
タ回路とを含むことを特徴とする。

【００１５】クロック決定回路は、クロック選択回路に
より同一のパルス列が連続して選択されたときにそのパ
ルス列を実際に選択すべきパルス列と判定する処理手段
、同一のパルス列に対するクロック選択回路の時系列の
選択結果から多数決論理によりそのパルス列を実際に選
択すべきか否かを判定する多数決処理手段、またはＭ系
列のクロックパルス列のそれぞれにその位相差にしたが
って順番に番号を付与しておき、選択されたパルス列の
番号の平均値により表されるパルス列を実際に選択すべ
きパルス列と判定する平均処理手段のいずれかを含むこ
とができる。

【００１６】また、受信バースト信号に含まれる特定部
分の信号に対してクロック選択回路およびクロック決定
回路を動作させる手段、または受信バースト信号に含ま
れる全信号に対してクロック選択回路およびクロック決
定回路を動作させる手段のどちらかを備えることができ
る。

【００１７】変化点検出回路の出力がバースト信号受信
後の最初の変化点であることを検出する手段を備え、ク
ロック決定回路は、最初の変化点に対してはクロック選
択回路が選択したパルス列をそのまま実際に選択すべき
パルス列であると判定する手段を含むこともできる。

【００１８】パルス列の番号の平均値によりパルス列を
決定する場合には、平均処理手段に、最初の変化点に対
してはクロック選択回路が選択したパルス列をそのまま
実際に選択すべきパルス列であると判定し、それ以降は
変化点の数を順次増やしてパルス列の番号の平均値を求
める手段を備えることができる。

【００１９】

【作用】多相クロックパルス列から受信バースト信号の
変化点の位相と同期するものを選択してそのまま使用す
るのではなく、一旦選択した後に、そのクロックパルス
列が正しく選択されているか否かを判定して実際に使用
するパルス列を決定する。一度決定されたクロックパル
ス列については、新たな決定が行われるまで保持する。 したがって、雑音などにより誤ったクロックが選択され
たときでも、そのまま実際の選択が行われるわけではな
く、データの識別誤りが生じることを防止できる。

【００２０】クロックパルス列を決定するには、クロッ
ク選択回路により時系列に選択された複数Ｎ個の選択結
果をもとに、論理処理により行う。この論理処理として
は、例えば、Ｎ＝２として、２個の選択結果が一致した
場合のみクロックを決定する２連一致処理法を用いるこ
とができる。また、Ｎ＝３として、３個の選択結果から
多数決により決定する多数決処理法や、３個のうちの位
相が真ん中のものを決定値とする処理法がある。さらに
、一般のＮの場合でも、多数決処理や、位相の平均値に
最も近いクロックパルス列を選択する平均化処理を利用
できる。

【００２１】クロック決定のための選択結果の個数Ｎを
増やすことで、バースト誤り（連続誤り）に対して強く
なるが、決定までの処理時間が増加する。処理法および
Ｎの数、受信バースト信号のどの部分を用いてクロック
の選択および決定を行うかなどについての選定は、伝送
系の要求によって定められる。

【００２２】クロックの選択および決定は、受信バース
ト信号の特定の部分、例えばプリアンブルを用いて行う
ことができる。伝送系によっては、受信バースト信号の
全部分で行ってもよい。特定の部分のみを用いる場合に
は高速の引き込み特性が得られ、全部分を用いる場合に
はクロック安定性が得られる。

【００２３】クロック安定性と高速の引き込み特性を同
時に満たすためには、二つの処理方法が利用できる。そ
の一つは、クロック決定を受信バースト信号の最初の変
化点検出ではＮ＝１、すなわち選択されたクロックをそ
のまま決定値とし、次の変化点検出からは複数（Ｎ≧２
）の選択結果に基づいてクロックを決定する方法である
。もう一つの方法は、クロック決定を受信バースト信号
の最初の変化点ではＮ＝１で行い、２番目の変化点検出
ではＮ＝２とした平均値をクロック決定値とし、３番目
の変化点検出ではＮ＝３とした平均値をクロック決定値
とするように、変化点検出が進む毎に順次Ｎを増加させ
、受信バースト信号の最初の変化点から最新の変化点ま
でを平均処理する方法である。

【００２４】いずれにしても、クロック選択回路の複数
Ｎ個の選択結果をもとに、論理処理によりＭ系列のクロ
ックの一つを決定するため、雑音などにより誤ったクロ
ックが選択された場合でも、そのクロックが実際に使用
されることが防止される。

【００２５】クロックの選択および決定に要する処理時
間を伝送ビット速度換算でＲビット分とし、このＲビッ
トの期間でもデータの識別を行うためには、既に選択さ
れ決定されたクロックを保持して使用する。この保持内
容は、新たなクロック決定結果が得られたときに更新さ
れる。通常はプリアンブル期間でクロック決定が完了す
るため、データについては先頭から正しく識別できる。 保持内容が更新されるのは、通常は、１バースト期間中
に送信側のクロックが変動した場合や、次のバースト信
号を受信するときなどである。

【００２６】

【実施例】図１は本発明第一実施例の位相同期クロック
抽出回路を示すブロック構成図である。

【００２７】この位相同期クロック抽出回路は、互いに
位相の異なる複数Ｍ系列のクロックパルス列を生成する
多相クロック発生回路２と、この複数Ｍ系列のクロック
パルス列から受信バースト信号に位相同期するパルス列
を選択して出力する選択出力手段とを備える。本実施例
の特徴とするところはこの選択出力手段にあり、受信バ
ースト信号の立ち上がりまたは立ち下がりの変化点を検
出する変化点検出回路１と、この変化点検出回路１の変
化点検出タイミングと実質的に同じタイミングのパルス
を含むパルス列をＭ系列のクロックパルス列から選択す
るクロック選択回路３と、このクロック選択回路３の選
択結果に基づいて実際に選択すべきパルス列を決定する
クロック決定回路４と、このクロック決定回路４の出力
を新たな出力があるまで保持する決定結果保持回路５と
、この決定結果保持回路５の出力にしたがってＭ系列の
クロックパルス列の一つを選択して出力するセレクタ回
路６とを備えたことにある。

【００２８】図２は第一実施例の具体例を示す回路図で
あり、特にクロック選択回路３、クロック決定回路４、
決定結果保持回路５およびセレクタ回路６を詳細に示す
。ここでは、同一のパルス列が連続して選択されたとき
にそのパルス列を実際に選択すべきパルス列と判定する
場合の構成を示す。

【００２９】クロック選択回路３は、Ｍ個のＤ型フリッ
プフロップ３０−１〜３０−Ｍを備え、それぞれのＤ端
子には、多相クロック発生回路２からの互いに位相の異
なるクロックパルス列が別々に入力される。Ｄ型フリッ
プフロップ３０−１〜３０−Ｍのそれぞれのクロック端
子には、変化点検出回路１の出力が供給される。

【００３０】Ｄ型フリップフロップ３０−Ｊ（１≦Ｊ≦
Ｍ）のＤ入力が「Ｈ」のときに受信バースト信号の変化
点が検出されると、Ｄ型フリップフロップ３０−ＪのＱ
出力が「Ｈ」となり、Ｊ番目のクロックパルス列が選択
されたことを表す。

【００３１】クロック決定回路４は、クロックパルス列
の数Ｍに対応してＭ個のブロックが設けられ、Ｊ番目（
１≦Ｊ≦Ｍ）のブロックは、Ｄ型フリップフロップ４０
−Ｊ、４１−Ｊ、４２−Ｊおよび論理積回路４３−Ｊに
より構成される。Ｄ型フリップフロップ４０−Ｊおよび
４１−ＪのそれぞれのＤ端子には、クロック選択回路３
のＪ番目の出力が供給される。Ｄ型フリップフロップ４
０−Ｊの出力はそのまま論理積回路４３−Ｊに供給され
、Ｄ型フリップフロップ４１−Ｊの出力はＤ型フリップ
フロップ４２−Ｊを介して論理積回路４３−Ｊに供給さ
れる。Ｄ型フリップフロップ４０−Ｊ、４１−Ｊ、４２
−Ｊのそれぞれのクロック端子には、変化点検出回路１
の出力が入力される。

【００３２】Ｄ型フリップフロップ４０−Ｊは最新の変
化点検出時点でＪ番目のクロックパルス列が選択されて
いたときに「Ｈ」を出力し、Ｄ型フリップフロップ４２
−Ｊはその前の変化点検出時点でＪ番目のクロックパル
ス列が選択されていたときに「Ｈ」を出力する。したが
って、二つの出力の論理積をとると、Ｊ番目のクロック
パルス列が２回連続して選択されたとき、すなわち２連
一致のときのみ「Ｈ」となる。これが決定結果として出
力される。

【００３３】ここでは２連一致の場合を示したが、クロ
ック決定回路４のそれぞれのブロックに３段接続のＤ型
フリップフロップを付加して、３連一致によりクロック
決定を行う構成とすることもできる。また、４以上の連
続一致によりクロック決定を行う構成とすることもでき
る。

【００３４】決定結果保持回路５は、論理和回路５０と
、論理積回路５１と、Ｍ個のラッチ回路５２−１〜５２
−Ｍとにより構成される。クロック決定回路４のＭ個の
出力は論理和回路５０とラッチ回路５２−１〜５２−Ｍ
のそれぞれのＤ端子とに供給される。論理和回路５０の
出力は論理積回路５１に供給され、論理積回路５１のも
う一方の入力にはマスタクロックが供給される。論理積
回路５１の出力はラッチ回路５２−１〜５２−ＭのＥＮ
端子に供給される。

【００３５】クロック決定回路４からクロック決定結果
が出力されていない場合には、論理和回路５０の出力は
「Ｌ」となり、ラッチ回路５２−１〜５２−ＭのＥＮ端
子には「Ｌ」が入力されるため、そのラッチ内容は保持
される。クロック決定結果が出力される、すなわちクロ
ック決定回路４のＭ個の出力のうちいずれかが「Ｈ」に
なると、論理和回路５０の出力も「Ｈ」となり、論理積
回路５１はマスタクロックを出力する。このマスタクロ
ックはラッチ回路５２−１〜５２−ＭのＥＮ端子に入力
され、クロック毎にラッチ内容が更新され、クロック決
定結果が出力される。

【００３６】セレクタ回路６は論理積回路６０−１〜６
０−Ｍおよび論理和回路６１を備える。論理積回路６０
−Ｊ（１≦Ｊ≦Ｍ）には、決定結果保持回路５のＪ番目
の出力と、Ｊ番目のクロックパルス列とが入力される。 論理積回路６０−１〜６０−Ｍの出力は論理和回路６１
に入力される。

【００３７】論理積回路６０−Ｊは、Ｊ番目のクロック
パルス列が選択および決定されて保持されている場合に
、そのパルス列を出力する。論理積回路６０−１〜６０
−Ｍのいずれがパルス列を出力した場合、すなわちＭ系
列のどのクロックパルス列が出力された場合でも、論理
和回路６１がそれを抽出クロックとして出力する。

【００３８】図３は変化点検出回路１の一例を示す回路
図であり、図４はその動作を示すタイムチャートである
。

【００３９】この回路は入力端子１０、排他的論理和回
路１１、Ｄ型フリップフロップ１２および出力端子１３
を備える。入力端子１０は排他的論理和回路１１の一方
の入力に接続され、排他的論理和回路１１のもう一方の
入力にはＤ型フリップフロップ１２のＱ端子が接続され
る。排他的論理和回路１１の出力は、出力端子１３に接
続されるとともに、Ｄ型フリップフロップ１２のクロッ
ク端子に接続される。Ｄ型フリップフロップ１２のＱ−
　端子はＤ端子に接続される。

【００４０】入力端子１０の入力信号、Ｄ型フリップフ
ロップ１２のＱ出力、出力端子１３の出力信号をそれぞ
れ図４（ａ）、（ｂ）、（ｃ）に示す。

【００４１】Ｄ型フリップフロップ１２のＱ出力がＱ＝
「Ｈ」のとき入力端子１０の信号が「Ｈ」であれば、排
他的論理和回路１１の出力は「Ｌ」となり、回路状態は
変化しない。入力端子１０の信号が「Ｌ」になると、排
他的論理和回路１１の出力が「Ｈ」となり、Ｄ型フリッ
プフロップ１２の回路状態が変化してＱ出力が「Ｈ」と
なる。このため排他的論理和回路１１の二つの入力が共
に「Ｈ」となり、その出力は「Ｌ」に変化する。排他的
論理和回路１１の出力が「Ｌ」になると、その回路状態
は保持される。すなわち、伝搬遅延時間に相当する時間
幅のパルスが得られる。Ｄ型フリップフロップ１２のＱ
出力がＱ＝「Ｌ」のときは逆に、入力端子１０の信号が
「Ｌ」のときには回路状態の変化はなく、「Ｈ」になっ
たときに回路状態が変化してパルスが出力される。この
ようにして、入力信号の変化点があるときにパルスが得
られる。

【００４２】図５は多相クロック発生回路２の一例を示
す回路図であり、図６はその入出力例を示す。図５に示
した多相クロック発生回路２は、マスタクロックを入力
とし、遅延回路２０−１〜２０−（Ｍ−１）によりそれ
ぞれ異なる遅延量を与えて互いに位相の異なるクロック
を出力する。

【００４３】図７は多相クロック発生回路２の出力する
多相クロックとクロック選択との関係を示すタイムチャ
ートであり、（ａ）は変化点検出回路１の出力、（ｂ）
ないし（ｅ）は多相クロック発生回路２の出力するクロ
ック、（ｆ）ないし（ｉ）はクロック選択回路３の出力
の例を示す。

【００４４】この例の最初のうちは、変化点検出のタイ
ミングではＫ番目のクロックが「Ｈ」となっている。こ
の場合には、クロック選択回路３のＫ番目の出力が「Ｈ
」になる。その後に変化点検出の位相が変化し、そのタ
イミングでＪ番目のクロックが「Ｈ」であると、Ｋ番目
の出力は「Ｌ」となり、Ｋ番目の出力が「Ｈ」となる。

【００４５】図８はクロック決定回路４の別の例を示す
回路図である。この回路はＮ＝３の多数決論理を採用し
た場合の例である。

【００４６】この場合にもクロック決定回路４は、クロ
ック選択回路３のＭ個の出力に対応して、Ｍ個の回路ブ
ロック４４−１〜４４−Ｍを含む。各回路ブロックには
、３ビットのシフトレジスタ４４０、論理積回路４４１
、反転入力付の論理積回路４４２〜４４４、および論理
和回路４４５を備える。ただし、図では回路ブロック４
４−１以外の内部については省略した。

【００４７】シフトレジスタ４４０のデータ入力端子に
は、クロック選択回路３の対応する出力が入力される。 シフトレジスタ４４０のクロック端子には、変化点検出
回路１の出力が供給される。シフトレジスタ４４０の各
ビットは論理積回路４４１〜４４４に入力される。論理
積回路４４１〜４４４の出力は論理和回路４４５を介し
て決定結果保持回路５に出力される。

【００４８】シフトレジスタ４４０には、変化点が検出
される毎に、クロック選択された結果が入力され蓄積さ
れる。蓄積された３ビットは、論理積回路４４１〜４４
４により多数決処理される。すなわち、論理積回路４４
１は３ビットすべて「Ｈ」のとき「Ｈ」を出力し、論理
積回路４４２は２ビット目と３ビット目が「Ｈ」のとき
、論理積回路４４３は１ビット目と３ビット目が「Ｈ」
のとき、論理積回路４４４は１ビット目と２ビット目が
「Ｈ」のときそれぞれ「Ｈ」を出力する。論理和回路４
４５は、論理積回路４４１〜４４４のいずれかの出力が
「Ｈ」のときに「Ｈ」を出力する。すなわち、３回の変
化点検出に対して２回以上同一のクロックパルス列が選
択された場合には、そのクロックパルス列を実際に使用
するものとして決定する。Ｎ≧４の場合にも同様に構成
できる。

【００４９】図９はクロック決定回路４のさらに別の例
を示す回路図である。この回路はＮ＝Ｓで平均処理を行
う場合の例である。

【００５０】このクロック決定回路４は、カウンタ４５
および４６−１〜４６−Ｍと、平均化処理回路４７とを
備える。カウンタ４５には変化点検出回路１の出力が供
給される。カウンタ４６−１〜４６−Ｍにはそれぞれク
ロック選択回路３の対応する出力が供給され、さらに、
カウンタ４５の出力がリセット入力として供給される。 カウンタ４６−１〜４６−Ｍの出力は平均化処理回路４
７に入力される。

【００５１】カウンタ４５は変化点検出出力を計数し、
Ｓ個計数する毎に平均化処理回路４７に通知するととも
に、平均化処理回路４７がカウンタ４６−１〜４６−Ｍ
の内容を読み取った後に、これらをリセットする。カウ
ンタ４６−１〜４６−Ｍは、それぞれ対応するクロック
パルス列が選択された回数を計数する。平均化処理回路
４７は例えばマイクロプロセッサで構成され、カウンタ
４６−１〜４６−Ｍの計数結果をその対応するクロック
パルス列の位相により重み付けして加算し、Ｓで割って
四捨五入する。すなわち、Ｍ系列のクロックパルス列の
それぞれにその位相差にしたがって順番に番号を付与し
ておき、選択されたパルス列の番号の平均値により表さ
れるパルス列を実際に選択すべきパルス列と判定する。

【００５２】例えば、Ｓ＝４とし、クロックパルス列が
２番目、４番目、４番目、２番目の順で選択されたとす
る。その場合には、２番目のカウンタ４６−２の計数値
が「２」、４番目のカウンタ４６−４の計数値が同じく
「２」となる。このとき平均化処理回路４７は、Σｉ×
（ｉ番目のカウンタ４６−ｉの計数値）／Ｓ＝（２×２
＋２×４）／４＝３ により、３番目のクロックパルス列を実際に選択すべき
クロックパルス列として決定する。ただし、Σはｉ＝１
ないしＭの総和である。したがって、最も確からしいク
ロックパルス列を使用できる。

【００５３】第一実施例は、クロックの選択および決定
を受信バースト信号のどの部分で行うかの構成について
は含まず、結果的に、バースト信号全体に対してクロッ
クの選択および決定を行う構成となっている。バースト
信号の一部でクロックの選択および決定を行う場合の構
成について以下に説明する。

【００５４】図１０は本発明の第二実施例を示す図であ
り、第一実施例と異なる部分を示すブロック構成図であ
る。

【００５５】この実施例は、変化点検出回路１とクロッ
ク選択回路３との間にゲート回路７を備え、このゲート
回路７を制御するための制御回路８が設けられたことが
第一実施例と異なる。制御回路８は、フレーム信号に基
づいて、バースト信号の特定の部分、例えばプリアンブ
ルの部分でのみ、ゲート回路７を導通させる。したがっ
て、クロック選択回路３およびそれに続く回路は、その
部分でのみクロックの選択および決定を行うことになる
。

【００５６】この実施例は、あらかじめ雑音が少ないと
思われる部分を特定できるときに、その部分のみのクロ
ック選択を用いるようにでき、正確なクロックを得るこ
とができる。また、場合によっては、ゲート回路７を導
通状態のままとし、バースト信号の全体でクロックの選
択および決定を行うこともできる。

【００５７】クロックの選択および決定を行う部分を設
定するため、クロック選択回路３の前段ではなく後段や
、クロック決定回路の後段にゲート回路を配置しても本
発明を同様に実施できる。

【００５８】図１１は本発明の第三実施例を示す図であ
り、変化点検出回数により決定に要する数Ｎを変化させ
る例を示す。

【００５９】この実施例は、変化点検出回路の出力がバ
ースト信号受信後の最初の変化点であることを検出する
手段としてカウンタ９を備え、クロック決定回路４には
、最初の変化点に対してはクロック選択回路が選択した
パルス列をそのまま実際に選択すべきパルス列であると
判定する手段としてスイッチ４０１および論理和回路４
０３を備える。クロック決定回路４はまた、２回目以降
の変化点に対してクロックを決定するための決定処理回
路４０２を備える。

【００６０】カウンタ９はバースト信号の受信が終了す
る毎にリセットされる。スイッチ４０１は、カウンタ９
が計数を開始するまでは、クロック選択回路のＭ個の出
力をそのままＭ個の論理和回路４０３に出力する。カウ
ンタ９の計数が開始されるとスイッチ４０１は、クロッ
ク選択回路の出力を決定処理回路４０２に供給し、Ｎが
複数の場合の処理が行われる。決定処理回路４０２の出
力は、論理和回路４０３を介して出力される。

【００６１】この構成により、受信バースト信号の最初
の変化点が検出されたときには、その選択結果がそのま
ま決定結果となって出力される。それ以降は、２連一致
、多数決、平均化などの処理によりクロックが決定され
る。

【００６２】この実施例は、バーストの先頭では高速に
クロックを決定し、それ以降はＮ≧２により確実に正確
なクロックを選択できる。

【００６３】図１２は本発明第四実施例を示す図である
。この例は、変化点検出回数に応じてクロック決定のた
めの数Ｎを順次変更する構成を示す。

【００６４】この実施例は、変化点検出回路の出力がバ
ースト信号受信後の最初の変化点であることを検出する
手段としてバースト信号の受信が終了する毎にリセット
されるカウンタ４８を備え、平均化処理回路４７は、最
初の変化点から最新の変化点までにそれぞれ選択された
パルス列の番号の平均値を求める構成であることが図９
の構成と異なる。

【００６５】すなわち、平均化処理回路４７は、カウン
タ４８の計数値により平均化の分母を変化させ、最初の
変化点ではＮ＝１としてそのときのクロック選択結果を
そのまま決定値とし、次の変化点のときにはＮ＝２とし
てこのときのクロック選択結果とその前のクロック選択
結果との平均によりクロックを決定し、３番目の変化点
のときにはＮ＝３としてそれまでのクロック選択結果の
平均によりクロックを決定する。

【００６６】また、最初の変化点ではＮ＝１とし、２番
目と３番目の変化点に対してＮ＝２としてクロックを決
定し、４番目、５番目および６番目の変化点に対してＮ
＝３によりクロックを決定することもできる。どちらの
場合にも、徐々に確実なクロックを選択できる。

【００６７】

【発明の効果】以上説明したように、本発明の位相同期
クロック抽出回路は、クロック選択とクロック決定とを
分離し、クロック決定結果を用いて位相同期クロックを
抽出する。これにより、入力信号より高速なクロックは
不要であり、短いプリアンブル長でもクロックを抽出で
きる。本発明は、従来の多相選択法の長所をそのまま生
かし、さらに、従来の多相選択法の欠点であった識別誤
りの問題、すなわち安定性の問題を解決した。したがっ
て、高速素子が不要なため経済的であり、短いプリアン
ブル長での伝送が可能なため伝送効率がよく、しかも識
別誤りが生じにくい安定な伝送が可能となる効果がある
。

【００６８】本発明はポイント対マルチポイント光通信
方式におけるポイント側装置の位相同期クロック抽出回
路として特に有用であるが、他の通信方式、例えばＴＤ
ＭＡ衛星通信方式でも同様に利用できる。

【図面の簡単な説明】

【図１】本発明第一実施例の位相同期クロック抽出回路
を示すブロック構成図。

【図２】具体例を示す図。

【図３】変化点検出回路の一例を示す回路図。

【図４】変化点検出回路の動作を示すタイムチャート。

【図５】多相クロック発生回路の一例を示す回路図。

【図６】多相クロック発生回路の入出力例を示す図。

【図７】多相クロック発生回路の出力する多相クロック
とクロック選択との関係を示すタイムチャート。

【図８】クロック決定回路の別の例を示す回路図。

【図９】クロック決定回路のさらに別の例を示す回路図
。

【図１０】本発明の第二実施例を示す図であり、第一実
施例と異なる部分を示すブロック構成図。

【図１１】本発明の第三実施例を示すブロック構成図。

【図１２】本発明の第四実施例を示すブロック構成図。

【図１３】ポイント対マルチポイント通信方式の一例を
示すブロック構成図。

【図１４】バースト信号の一例を示す図。

【図１５】バースト信号を拡大して示す図。

【符号の説明】

１　　　　変化点検出回路 ２　　　　多相クロック発生回路 ３　　　　クロック選択回路 ４　　　　クロック決定回路 ５　　　　決定結果保持回路 ６　　　　セレクタ回路

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　互いに位相の異なる複数Ｍ系列のクロ
   ックパルス列を生成する多相クロック発生回路と、この
   複数Ｍ系列のクロックパルス列から受信バースト信号に
   位相同期するパルス列を選択して出力する選択出力手段
   とを備えた位相同期クロック抽出回路において、前記選
   択出力手段は、受信バースト信号の立ち上がりまたは立
   ち下がりの変化点を検出する変化点検出回路と、この変
   化点検出回路の変化点検出タイミングと実質的に同じタ
   イミングのパルスを含むパルス列を前記Ｍ系列のクロッ
   クパルス列から選択するクロック選択回路と、このクロ
   ック選択回路の選択結果に基づいて実際に選択すべきパ
   ルス列を決定するクロック決定回路と、このクロック決
   定回路の出力を新たな出力があるまで保持する決定結果
   保持回路と、この決定結果保持回路の出力にしたがって
   前記Ｍ系列のクロックパルス列の一つを選択して出力す
   るセレクタ回路とを含むことを特徴とする位相同期クロ
   ック抽出回路。
2. 【請求項２】　　クロック決定回路は、クロック選択回
   路により同一のパルス列が連続して選択されたときにそ
   のパルス列を実際に選択すべきパルス列と判定する処理
   手段を含む請求項１記載の位相同期クロック抽出回路。
3. 【請求項３】　　クロック決定回路は、同一のパルス列
   に対するクロック選択回路の時系列の選択結果から多数
   決論理によりそのパルス列を実際に選択すべきか否かを
   判定する多数決処理手段を含む請求項１記載の位相同期
   クロック抽出回路。
4. 【請求項４】　　クロック決定回路は、Ｍ系列のクロッ
   クパルス列のそれぞれにその位相差にしたがって順番に
   番号を付与しておき、選択されたパルス列の番号の平均
   値により表されるパルス列を実際に選択すべきパルス列
   と判定する平均処理手段を含む請求項１記載の位相同期
   クロック抽出回路。
5. 【請求項５】　　受信バースト信号に含まれる特定部分
   の信号に対してクロック選択回路およびクロック決定回
   路を動作させる手段を備えた請求項１ないし４のいずれ
   かに記載の位相同期クロック抽出回路。
6. 【請求項６】　　受信バースト信号に含まれる全信号に
   対してクロック選択回路およびクロック決定回路を動作
   させる手段を備えた請求項１ないし４のいずれかに記載
   の位相同期クロック抽出回路。
7. 【請求項７】　　変化点検出回路の出力がバースト信号
   受信後の最初の変化点であることを検出する手段を備え
   、クロック決定回路は、前記最初の変化点に対してはク
   ロック選択回路が選択したパルス列をそのまま実際に選
   択すべきパルス列であると判定する手段を含む請求項１
   ないし６のいずれかに記載の位相同期クロック抽出回路
   。
8. 【請求項８】　　変化点検出回路の出力がバースト信号
   受信後の最初の変化点であることを検出する手段を備え
   、平均処理手段は、前記最初の変化点に対してはクロッ
   ク選択回路が選択したパルス列をそのまま実際に選択す
   べきパルス列であると判定し、それ以降は変化点の数を
   順次増やしてパルス列の番号の平均値を求める手段を含
   む請求項４記載の位相同期クロック抽出回路。