JP2002051033A - マルチスピード組み込み式クロックシリアル受信機のためのデータ速度検出の方法およびシステム - Google Patents

Abstract

(57)【要約】 【課題】マルチスヒ゜ート゛組み込み式クロックシリアル受信機のためのテ
゛ータ速度検出手段を提供する。 【解決手段】高速シリアル伝送テ゛ータストリームのテ゛ータ速度を決定
する方法は、入力テ゛ータストリームのエッシ゛特性を統計的に検査
するステッフ゜を含む。エッシ゛特性に基づいて、エッシ゛特性に関
連するシク゛ネチャが識別される。この識別されたシク゛ネチャに基
づいて、テ゛ータストリームが伝送されているテ゛ータ速度が決定さ
れる。組み込まれたクロック及びテ゛ータを高速シリアル伝送テ゛ータスト
リームから回復するためにクロック抽出/テ゛ータ回復回路が設けら
れる。この回路は、高速シリアル伝送テ゛ータストリームを受信し
て、テ゛ータストリームがテ゛ータ遷移を生じる度にインテ゛ィシャを出力す
るよう構成された位相比較器(300)を備える。電圧制御
発振器(306)が、位相比較器に接続されて、クロックエッシ゛を
有するクロック信号を提供する。クロック信号はテ゛ータストリームにロック
される。テ゛ータ速度検出回路が位相比較器に接続されて、
位相比較器によって出力される1連のハ゜ルスを受信する。テ
゛ータ速度検出回路(302)は、受信したハ゜ルスに基づいてテ゛ータ
ストリームが伝送されるテ゛ータ速度を確定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マルチスピード組
み込み式クロックシリアル受信機のためのデータ速度
（または、データレート。以下同じ）検出の方法および
システムに関する。

【０００２】

【従来の技術】ここ数年間、コンピュータシステムの種
々のコンポーネント間、またはネットワーク構成に共に
接続された複数のコンピュータシステム間での、データ
伝送能力の速度が劇的に向上してきた。実際に、パーソ
ナルコンピュータシステムが一般に受入れられて以来、
データ伝送速度は概ねべき法則に従って増大してきた。
すなわち、６０年代は約１ＭＨｚ、７０年代は１０ＭＨ
ｚ、８０年代は１００ＭＨｚ、９０年代は当然のように
１ＧＨｚの速度に達している。

【０００３】デジタルデータストリーム伝送用の光ファ
イバの開発は、最近の１ＧＨｚデータ伝送速度に対し特
に実際的なテクノロジとなっており、コンピュータ産業
において、ファイバチャネル（Ｆｉｂｅｒ−Ｃｈａｎｎ
ｅｌ）と呼ばれるデータ転送プロトコルおよびインタフ
ェースシステムをもたらした。ファイバチャネルテクノ
ロジでは、種々のコンピュータシステムが光ファイバま
たは導電（銅）ケーブルで連結され、潜在的に非常に離
れて分離されたマシン間で非常に高速なデータ伝送速度
による通信を可能としている。しかしながら、これらタ
イプのシステムの物理的特性のために、一般にデータは
シリアル方式で伝送される。対照的に、コンピュータシ
ステムは、バイト多重信号バス（８ビット、１６ビット
または３２ビットバス）を用いてパラレル方式でデータ
をほとんどユニバーサルに処理するよう構成されてお
り、そのため、あらゆるデータ伝送システムが、１ＧＨ
ｚシリアルデータストリームをバイトまたはバイト多重
パラレルデータストリームに変換する手段を備えていな
ければならない。逆に、ファイバチャネルプロトコルは
双方向データ伝送を企図するため、一般にパラレルデー
タ構造で動作するコンピュータシステムは、バイトまた
はバイト多重データストリームをシリアル化して、光フ
ァイバまたは導電（銅）ケーブルでの伝送に適した１Ｇ
Ｈｚデータ信号にする手段を有していなければならな
い。

【０００４】生成されたシリアルデータストリームを構
成する１および０のシーケンスは、同期した一定の単一
周波数シリアライザ（並直列変換回路）クロック信号に
関連して発生するため、高速伝送のためにシリアル化さ
れるパラレルデータは一般に同期している。データと共
にクロック信号を符号化し伝送する場合には、必然的
に、あまりにも多くの貴重なシリアル帯域幅が必要であ
り、クロックを搬送するために余分のラインが必要であ
り、クロックスキューの問題のためにファイバチャネル
システムの全体的なデータ伝送速度が遅くなる。個々の
ビットレベルセルフクロッキングがシリアルデータスト
リームにおいて固有であるにもかかわらず、送受信機ま
たはシリアル−パラレルデータ回復（再生）システムが
バイナリデータストリームを適切にバイトにフレーム化
する方法を決定することができるようにするために、デ
ータストリームを評価する方法を使用しなければならな
い。

【０００５】ＡＮＳＩ Ｘ３．２３０−１９９４ドキュ
メントに詳述されているファイバチャネル１０ビットイ
ンタフェース仕様によれば、符号化バイトは１０ビット
長であり、伝送文字と呼ばれる。一般的なコンピュータ
システムのパラレルアーキテクチャに提供されるデータ
は、各データバイト（コンピュータシステムの視点から
は８ビット）が、しばしばファイバチャネル８Ｂ／１０
Ｂ符号化文字と呼ばれる伝送文字に構成されるよう、符
号化されフレーム化されなければならない。そして、生
成されたの８Ｂ／１０Ｂ文字は、インタフェース仕様に
従って１．０６ＧＨｚデータ速度で１０の連続したビッ
トとして伝送されなければならない。同様に、入力８Ｂ
／１０Ｂ符号化伝送文字は、１．０６ＧＨｚデータ速度
で受信されて、符号化１０ビットバイトに変換（フレー
ム化）されなければならない。

【０００６】受信機の場合、多くのシステムは、種々の
タイプのクロック回復回路（またはクロック再生回路）
を使用することによりこの機能を実行する。クロック回
復回路は、シリアルデータストリームから同期タイミン
グ基準信号を生成または回復（再生）し、シリアルデー
タビットの予期される発生を適当なタイミングでマーク
するためにデータシンクロナイザまたはデシリアライザ
（並直列交換回路）にタイミング基準を提供するもので
あり、その最も一般的なものは位相ロックループであ
る。実際に、位相ロックループは、連続したタイミング
基準の同期ストリームを生成し、各タイミング基準は、
例えばデータビットが関連するビットセルを表す。例え
ば、１０の連続したタイミング基準は、フレーム化され
た８Ｂ／１０Ｂファイバチャネル伝送文字を表すことが
でき、次に、これを、例えば１０ビットカウンタを構成
するデシリアライザにより１０ビットパラレルバスにラ
ッチ出力することができる。このように、クロック回復
回路は、最近のＧＨｚ送受信機システムに不可欠なコン
ポーネントである。

【０００７】同様に、送信機部は、８Ｂ／１０Ｂ符号化
伝送文字を受信し、１０ビットバイトをシリアルデータ
に変換して、そのシリアル化されたデータを１．０６Ｇ
Ｈｚのデータ速度で伝送するよう構成されている。

【０００８】例えば受信機の位相ロックループによって
回復されたクロック信号の周波数は、伝送媒体の影響を
含む、このようなシステムの電子コンポーネントによっ
てもたらされる多数の変化の影響を受けやすい。一般
に、データ経路にある電子コンポーネントは、事実上ラ
ンダムな位相および周波数ノイズのいくつかの要因をも
たらし、具体的には、最近の半導体製造プロセスのパラ
メータにおける幾何学的かつ電子的な変化に依存して劇
的に変化する帯域幅特性を有する。例えば１．０６ＧＨ
ｚ〜１０６ＭＨｚ送受信機を構成する位相ロックループ
は、１．０６ＧＨｚシリアルデータストリームを処理し
ようとする場合、これらの変化を考慮しなければならな
い。

【０００９】このような送受信機の実施形態は、位相検
出器または位相及び周波数検出器、チャージポンプ、ア
ナログフィルタ、および電圧制御発振器（ＶＣＯ）等の
同期クロック信号を発生する手段から通常構成される、
少なくとも一つの位相ロックループ（ＰＬＬ）を一般的
に備えている。

【００１０】初期化またはパワーオンリセット中、従
来、周波数または速度ロックと呼ばれるものの間、ＶＣ
Ｏの発振周波数は、入力シリアルデータストリームを受
信する直前に、かかる目的のために提供される外部クロ
ックの周波数によって決定され、かつそれにロックされ
る。周波数または速度ロックが確立されると、ＶＣＯ
は、速度ロック中に決定される平均周波数で擬似フライ
ホイールモードと呼ばれるモードで実行する。ＶＣＯ周
波数に対する後続する修正制御は、入力シリアルデータ
信号のデータ１のビットの遷移エッジに同期ＶＣＯ信号
の遷移エッジを位相ロックさせることによって実施され
る。一般に、立上りおよび立下りエッジの両方を位相比
較を行うために使用することができる。ＶＣＯは、位相
検出器において、ＶＣＯクロック信号の立上りエッジの
位相をデータ１ビットの立上りエッジの位相と比較する
ことにより、入力シリアルデータストリームに位相ロッ
クされる。２つの立上りエッジ間で検出される位相また
は時間の差に従って、ＶＣＯをポンプアップまたはポン
プダウンするチャージポンプに対して制御信号が発行さ
れる。こうして、データストリームにおける周波数変化
に応じて、ＶＣＯがスピードアップまたはスローダウン
するよう指示される。

【００１１】個々のデータバイトのランダムな高周波数
変化からもたらされる修正を阻止して、理想的にはデー
タストリームの一貫した周波数シフトからもたらされる
修正のみを可能とするために、典型的には、チャージポ
ンプとＶＣＯとの間にアナログローパスフィルタが設け
られる。また、フィルタは、ループ安定性を提供するた
めにも使用される。従って、ＶＣＯは、特定のデータビ
ットの位相ではなくデータストリームの平均的な位相に
ロックされる。位相ロックされると、同期ＶＣＯ信号
は、速度（周波数）がデータビットレートかまたはその
整数倍に等しいところの回復されたクロック信号を提供
する。

【００１２】

【発明が解決しようとする課題】受信機によっては、複
数のビットレートでデータを受信することができるもの
がある。一般に、ビットレートは他方の偶数倍、例えば
２倍である。受信機は、ビットレートまたはデータ速度
を決定し、ローカルクロックをデータにロックし、ワー
ドアラインメント（ワードの整列）を実行することがで
きなければならない。データストリームには、一般に、
非同期および／またはランダムに振舞うタイミングジッ
タおよび周波数変化がある。あるビットレートのデータ
が、しばしば他のレートで正当なデータとして現れる。
これら２つの要素が結合して、速度検出を非常に困難に
する場合がある。例えば、００１１００１１のビットパ
ターンを考える。このビットパターンは、高い方のビッ
トレートの視点から考えると、低い方のビットレートで
のビットパターン０１０１と同じになる場合がある。

【００１３】従って、頑強な方法で複数の異なるデータ
速度を容易かつ自動的に検出することができないという
問題がある。これまで試行されてきたが、自動の頑強な
方法を提供するという目的に達していない。例えば、１
つの過去のシステムは、一般に、データがあるレート、
例えば２つのレートの高い方で受信されていると想定す
る。このシステムは、想定されたレートでデータを分析
することにより、そのデータを正常に解釈することがで
きるかを判断し、（正常に解釈できる場合は）伝送プロ
トコルの高い方のレベルに従う。データが高い方のレー
トで意味をなさない場合は、低い方のレートを使用して
データが分析される。この手法は、特にデイジチェーン
内のいくつかのノードが逐次それらの入力データ速度を
検出するループアーキテクチャにおいて、効率が悪くな
る場合がある。

【００１４】本発明は、かかる点に鑑みてなされたもの
であり、マルチスピード組み込み式クロックシリアル受
信機用のデータ速度検出の改良された方法およびシステ
ムを提供することに関連する。

【００１５】

【課題を解決するための手段】マルチスピード組み込み
式クロックシリアル受信機のためのデータ速度検出の方
法およびシステムについて説明する。

【００１６】１つの実施形態では、高速シリアル伝送デ
ータストリームのデータ速度を決定する方法は、入力デ
ータストリームのエッジタイミング特性を統計的に検査
することを含む。エッジ特性に基づいて、エッジ特性に
関連するシグネチャが識別される。識別されたシグネチ
ャに基づいて、データストリームが伝送されているデー
タ速度が決定される。

【００１７】他の実施形態では、高速シリアル伝送デー
タストリームのデータ速度を決定する方法は、第１のデ
ータ速度でクロック信号を提供することを含む。クロッ
ク信号は、入力データストリームのデータ遷移にロック
されるクロックエッジを有する。この方法は、奇数およ
び偶数のクロックエッジで発生するデータ遷移を識別
し、データ遷移が概して奇数または偶数のクロックエッ
ジの一方のみで発生するか、あるいは、データ遷移が概
して奇数および偶数の両方のクロックエッジで発生する
かを判断する。データ遷移が発生する場所に基づいて、
本方法は入力データのデータ速度を確定する。

【００１８】更に他の実施形態では、高速シリアル伝送
データストリームから組み込まれたクロックおよびデー
タを回復するクロック抽出／データ回復回路が提供され
る。この回路は、高速シリアル伝送データストリームを
受信して、データストリームにデータ遷移が発生する場
合は常にインディシャ（indicia：指標となる信号）を
出力するよう構成された位相比較器を備えている。位相
比較器には電圧制御発振器（ＶＣＯ）が接続されてお
り、それはクロックエッジを有するクロック信号を提供
する。クロック信号は、データストリームにロックされ
ている。位相比較器にはデータ速度検出回路が接続され
ており、それは位相比較器によって出力されるインディ
シャを受信する。受信したインディシャに基づき、デー
タ速度検出回路はデータストリームが伝送されるデータ
速度を確定する。

【００１９】

【発明の実施の形態】概要 これから説明する方法およびシステムは、種々の高速デ
ータ伝送方式におけるデータ速度を確定することに対し
て統計的方法を提供する。この方法およびシステムはロ
バスト（頑強）で正確であり、過去の方法のように試行
錯誤の方法によることはない。結果として、データ速度
を迅速かつ効率的に確定することができる。この方法お
よびシステムは、いくつかのシステムには区別がつかな
いように見える可能性のある多数の異なるデータ速度、
例えば、あるデータ速度における００１１００１１００
のビットストリームと別のデータ速度における０１０１
０のビットストリーム、を識別するのに非常に適してい
る。

【００２０】いくつかの実施形態では、入力データスト
リームのデータ遷移を構成する（例えば、０から１かま
たは１から０に遷移する）エッジが、ある時間にわたっ
て統計的に検査される。「統計的に」とは、この実施形
態が、データ速度に関するインテリジェントな判断を行
うために統計学の原理に依存する、ということを意味す
る。「統計学」は１つには、それが、数値的事実または
データの収集、分類、分析および解釈を扱うものであ
り、及び、確率の数学的理論を使用することにより多少
の異なる要素の集合に秩序及び規則性を見いだす学問で
あると定義される。

【００２１】可能性として取りうる種々のデータ速度に
おけるエッジ特性に関していくつかの基礎的な仮定を行
う。例えば、あるデータ速度におけるエッジ特性は、他
のデータ速度におけるエッジ特性からそれらを識別する
固有のシグネチャを有することができる。これにより、
入力データが統計的に検査される時に所定のエッジ特性
を示す場合、入力データのデータ速度に関して判断を行
うことができる。従って、入力データのエッジまたはエ
ッジ特性を観測することにより、所望のレベルの確実性
でデータ速度を識別することができる。

【００２２】例として、２つの例示的なデータパターン
１０，１２を示す図１について説明する。データパター
ン１０（２×データ）は、データ速度がデータパターン
１２（１×データ）によって表されるデータより速い
（この特定の例では、２倍の）データ速度で受信される
データを表している。具体的には、データパターン１０
のデータ速度は、データパターン１２のデータ速度の２
倍である。上記データパターンを使用する典型的なシス
テムは、８Ｂ／１０Ｂ符号化を利用するファイバチャネ
ルシステムである。しかしながら、本願発明はかかるシ
ステムのみには限定されない。さらに、以下に示す例
は、２つの典型的な異なるデータ速度を使用するが、本
明細書で述べられている原理は、２つより多く、すなわ
ち３つ以上の可能なデータ速度を用いるシステムにも適
用可能である。また、以下に示す例は、高い方のデータ
速度が、低い方のデータ速度の２倍である場合について
示されているが、他のデータ速度差、例えば３倍、４倍
等を採用することも可能である。

【００２３】図１の縦線（一点破線および点線）はデー
タパターンの多くのエッジ（すなわち、データ遷移）に
一致している。これら縦線は、高い方のデータ速度（す
なわち、データパターン１０のデータ速度）に等しい速
度で提供されるクロック信号のクロックエッジを表して
いる。クロック信号は、データパターンのエッジにロッ
クされている。図から分かるように、いずれのパターン
の各データ遷移も、クロックエッジに一致している。し
かしながら、各データパターン１０，１２に対してデー
タ遷移がどこで発生するかに留意されたい。データパタ
ーン１０に対して、データ遷移は偶数と奇数の両方のク
ロックエッジで発生するが、データパターン１２のデー
タ遷移は奇数と偶数のクロックエッジの両方ではなくい
ずれか一方で発生する。図示の例では、奇数クロックエ
ッジが「ｏ」で示されており、偶数クロックエッジが
「ｅ」で示されている。数字で示すと、奇数クロックエ
ッジは第１、第３、第５、第７等のクロックエッジであ
り、偶数クロックエッジは、第２、第４、第６、第８等
のクロックエッジである。

【００２４】説明する実施形態の１つでは、データ速度
は、これらのデータ遷移の発生をある時間にわたって統
計的に検査することによって識別される。具体的には、
データ遷移が奇数と偶数の両方のクロックエッジで発生
することが分かったデータパターンは、データ速度が高
い方のデータであると推定することができる。逆に、デ
ータ遷移が奇数または偶数のクロックエッジのみで（両
方ではない）発生することが分かったデータパターン
は、データ速度が低い方のデータであると推定すること
ができる。当然ながら、この規則から逸脱する部分もあ
り得る。逸脱する部分には、幾分かの変動を許容するが
依然として規則に満足する許容度を定義することによっ
て対処することができる。例えば、特定のデータストリ
ームが、低い方の速度の特性を示すが、偶数と奇数の両
方のＶＣＯクロックエッジでいくつかのデータ遷移を生
じる場合がある。この場合、信号ノイズおよびひずみの
ため数パーセントの偶数および奇数のクロックエッジデ
ータ遷移を許容するが、依然ととして低い方の速度の決
定を許容するといった許容度を設けることができる。重
要なことは、入力データのエッジ特性、例えばタイミン
グおよび配置が、データ速度に関連するインテリジェン
トな判断を行うために統計的に使用することができる手
がかりを保持している、ということをこの実施形態が認
識していることである。

【００２５】統計的手法は、パターン認識かまたは試行
錯誤の方法を使用した過去の方法とは非常に異なってい
る。パターン認識の場合、一致するパターンを見つける
ことができることを期待して、入力データストリームの
ある部分のみが検査される。データストリームの一部に
パターンが見つからない場合、そのパターンは本質的に
破棄され、データストリームの新たな部分が検査され
る。破棄されたデータ部分は一般にそれ以上の判断には
使用されない。統計的手法は、ある時間にわたって全て
のデータを調べ、全てのデータを使用して、データ速度
についての判断を行うため、この手法とは異なる。デー
タ速度に関するインテリジェントな判断を行うことを可
能にする分析を容易にするために、すべてのデータが重
要であるため、いずれのデータも破棄されない。一方、
試行錯誤の方法は、本質的に入力データを使用してデー
タ速度に関して行われる推定を立証するかまたは反証す
る。統計的手法では、入力データの実際の速度に関して
推定は行われない。逆に、入力データが分析され、その
分析からデータ速度の決定が行われる。

【００２６】典型的な方法 図２は、１実施形態によるデータ速度決定方法のステッ
プを示すフローチャートである。この方法は、高速シリ
アルデータ伝送の分野における、任意の適切なハードウ
ェア、ソフトウェア、ファームウェアまたはそれらの組
合せで実施することができるが、適切なハードウェアで
実施するのが好適である。図示した方法のステップは、
高速シリアルデータ伝送を受け取る受信機によって実施
されるのが好適である。

【００２７】ステップ２００で、クロックを第１のデー
タ速度にセットする。この例では、受信機はＶＣＯを備
えており、２つの可能なデータ速度のうち高い方にＶＣ
Ｏをセットすることによりこのステップを実施する。そ
して、ステップ２０２で、ＶＣＯクロック信号を入力デ
ータストリームのエッジにロックする。ステップ２０４
で、奇数および偶数のＶＣＯクロックエッジで発生する
データ遷移を識別する。このステップは、位相ロックル
ープの一部を構成する位相比較器により実施されるのが
好適である。位相ロックループの一例については後述す
る。ステップ２０６で、ある時間にわたって、偶数と奇
数のＶＣＯクロックエッジで発生するデータ遷移の平均
的な数がほぼ等しいか否かを判断する。偶数と奇数のＶ
ＣＯクロックエッジで発生するデータ遷移がある時間に
わたってほぼ等しい場合、ステップ２０８で、データが
第１（高い方）のデータ速度のデータであると判断す
る。一方、偶数と奇数のエッジで発生するデータ遷移が
ほぼ等しいというわけではない（すなわち、遷移の大半
かまたはすべてが両方ではなく一方または他方で発生す
る）場合、ステップ２１０で、データが第２（低い方）
のデータ速度のデータであると判断する。

【００２８】こうして、入力データストリームのエッジ
特性を統計的に検査することにより、データストリーム
のデータ速度に関してインテリジェントな判断を行うこ
とができる。データストリームのエッジの特性のわずか
な変化に対して所定の許容度を提供するために指標を設
けることが可能である。

【００２９】典型的な回路の実現 図３は、典型的なクロック抽出およびデータ回復回路の
高レベルブロック図である。この回路は、異なるレート
すなわち速度で伝送することが可能な入力データストリ
ームに組み込まれたクロックおよびデータを回復するた
めに使用することができる。

【００３０】この回路は、データレート検出回路３０２
に結合された位相比較器３００を備える。ループフィル
タ３０４およびＶＣＯ３０６が、図示のように接続され
ている。また、クロック抽出およびデータ回復回路は、
１／２分周回路３０８、マルチプレクサ３１０およびフ
リップフロップ３１２を備える。当然ながら、本発明の
思想および範囲を逸脱することなく、他の回路要素を使
用することも可能である。

【００３１】図３の回路構成において、ＶＣＯ３０６
は、高い方のデータ速度を有するクロック信号を提供す
る。このクロック信号は、ＶＣＯクロックを入力データ
ストリームにロックする位相比較器３００のクロック入
力に供給される。位相比較器は位相誤差出力を有する。
この出力は、従来からの方法でＶＣＯクロック信号を入
力データストリームにロックさせたままにするために使
用される制御電圧を提供するために、ループフィルタ３
０４を介して供給される。この例では、位相比較器は、
データ速度検出回路３０２に供給されるエッジ出力を有
する。データ速度検出回路３０２は、位相比較器３００
によって受信されるデータストリームのデータ速度を確
定するよう好適に構成されている。図示の例では、位相
比較器は、入力データストリームにデータ遷移が発生す
る時は常に、エッジ出力から、インディシャ、例えば、
パルスを出力するよう構成されている。データ速度検出
回路３０２は、パルスが奇数または偶数のエッジで発生
するかを確定することができる。データ遷移が偶数また
は奇数のクロックエッジで発生するかを確定することに
より、およびその発生をある時間にわたって追跡するこ
とにより、データ速度検出回路３０２は、妥当な程度の
確実性で、位相比較器３００のデータ入力におけるデー
タ速度が複数のデータ速度のいずれであるかを識別する
ことができる。

【００３２】データ速度の指標は、データ速度検出回路
３０２によって出力され、マルチプレクサ３１０に供給
される信号において明示される。マルチプレクサ３１０
は、２つの入力を有しており、それらは各々多数のデー
タ速度の１つに対応している。１／２分周回路３０８
が、ＶＣＯ３０６のクロック出力を２分周することによ
り、データ速度の低い方を入力として提供する。入力の
他方はＶＣＯから直接もたらされるが、これは、データ
速度の高い方のものである。データ速度検出回路３０２
からのデータ速度の指標に応じて、２つのデータ速度の
一方がクロックを回復するために利用される。そして、
マルチプレクサ３１０の出力（すなわち、回復されたク
ロック）がフリップフロップ３１２の入力の一方に入力
される。フリップフロップの入力の他方は、入力データ
ストリームである。この場合、従来からの方法でデータ
を回復するためにフリップフロップを使用することがで
きる。

【００３３】図４に、エッジ比検出回路４００および閾
値回路４０２を含む典型的なデータ速度検出回路３０２
ａを示す。エッジ比検出回路４００は、入力データスト
リームにデータ遷移がある毎にパルスを出力する位相比
較器から入力を受信する。エッジ比検出回路が、パルス
が偶数または奇数のＶＣＯクロックエッジで発生してい
るかを確定することができるようになっているか、また
は、クロックパルスが、データ遷移が発生している場所
が明らかになるような方法で、エッジ比検出回路に提供
される。例えば、後者の場合、偶数のＶＣＯクロックエ
ッジでデータ遷移が発生する度に第１の出力によりパル
スを出力し、奇数のＶＣＯクロックエッジでデータ遷移
が発生する度に第２の出力によりパルスを出力するよう
位相比較器を構成することができる。このため、エッジ
比検出回路４００は、データ遷移が発生する場所を決定
する必要がなくなる。この場合、エッジ比検出回路は、
単に、ある時間にわたってデータ遷移を追跡するかまた
は平均を取るのみである。エッジ比検出回路は、偶数エ
ッジにおけるデータ遷移と奇数エッジにおけるデータ遷
移の比を計算することができる。閾値回路４０２は、エ
ッジ比検出回路４００から、この例では偶数エッジにお
けるデータ遷移と奇数エッジにおけるデータ遷移の比
（以下、偶数対奇数エッジデータ遷移の比）である入力
を受信する。エッジ比検出器を実現するために任意の適
切な回路を使用することができる。

【００３４】閾値回路４０２は、エッジ比検出回路４０
０によって提供される情報に基づいてデータ速度を決定
するよう好適に構成されている。例えば、偶数対奇数エ
ッジデータ遷移の比がおよそ１対１である場合、偶数と
奇数のＶＣＯクロックエッジの間のデータ遷移の平均数
は本質的に等しい。これは、データ速度が２つのデータ
速度の高い方である可能性が高いことを意味する。比が
１対１以外の値、例えば７／８である場合は、データ速
度は２つのデータ速度の低い方である可能性が高い。図
示の実施形態では、閾値回路４０２は、望ましい度合の
確実性で、位相比較器３００の入力のデータ速度が２つ
のデータ速度のいずれであるかを確定するように構成さ
れている。データ速度が閾値回路４０２によって決定さ
れると、図３に関して上述したようにデータ速度の指標
を利用することができる。

【００３５】図５に、他の典型的なクロック抽出および
データ回復回路を示す。図３の実施形態と同じ参照番号
が、図３と同じ要素について使用されており、異なる要
素は異なる参照数字で示されている。ここでは、位相比
較器は２つの出力を有しており、その一方はＶＣＯクロ
ック信号の偶数エッジに関連し、他方はＶＣＯクロック
信号の奇数エッジに関連している。データストリームに
おいて偶数のＶＣＯクロックエッジでデータ遷移が発生
する場合、偶数エッジ出力ライン上にパルスが出力され
る。同様に、データストリームにおいて奇数のＶＣＯク
ロックエッジでデータ遷移が発生する場合、パルスは奇
数エッジ出力ラインに出力される。これらの出力は、一
対の積分回路、ここでは偶数積分器５００および奇数積
分器５０２にそれぞれ提供される。積分器として、任意
の適切な積分回路を使用することができる。積分器は全
体として、各タイプのエッジ（偶数または奇数）のいく
つがデータストリームによるデータ遷移の対象であった
かを追跡する。各積分器の出力は、積分器によって受信
されるパルスのその時の密度に比例する電圧である。閾
値回路５０４は、これら電圧を受取り、それらを処理し
てデータ速度を決定しまたは確定する。例えば、閾値回
路は、電圧を比較しその比較に基づいて決定を下すこと
ができる。また、閾値回路は、偶数対奇数エッジの比を
計算し、計算した比に基づいてデータ速度に関する決定
を行うことができる。クロック抽出およびデータ回復回
路の残りは、上述したのと実質的に同様に動作する。

【００３６】この図には、位相比較器によって受信され
るデータストリームのエッジ特性に基づいてデータ速度
の検出を可能にする特定の回路が示されているが、本発
明の思想および範囲から逸脱することなく、他の回路を
使用することも可能である。例えば、図示の積分器５０
０，５０２の代りに、種々の高速カウンタを使用してデ
ータ遷移を追跡することもできる。具体的には、偶数エ
ッジにおける遷移がある場合にはカウンタがインクリメ
ントされ、奇数エッジにおける遷移がある場合にはカウ
ンタがデクリメントされるアップ／ダウンカウンタを使
用することができる。カウンタが１つのカウント値にと
どまっている場合、偶数エッジと奇数エッジにおけるデ
ータ遷移がまったく一様に混在しており、このため、高
い方のデータ速度を示していることが推定される。一
方、カウンタが設定可能な時間において特定の方向にカ
ウントする場合、偶数エッジと奇数エッジにおけるデー
タ遷移が一様に混在しておらず、このため、低い方の速
度を示していることが推定される。アップ／ダウンカウ
ンタによる手法では、カウンタは正当なデータパターン
の場合であっても連続的にサイクル動作を行うが、カウ
ンタがサイクル動作を行う速度は限定されるという可能
性がある。そのため、カウンタが閾値速度よりも高い速
度でサイクル動作を行う場合は、低い方の速度を示して
いることになる。

【００３７】図６は、上述した実施形態によるデータ速
度決定方法のステップを示すフローチャートである。図
示のステップは、図５に示す回路によって実施すること
ができる。

【００３８】ステップ６００で、２つのデータ速度の高
い方にクロックをセットする。図示の例では、これはＶ
ＣＯクロックを（他方の）２倍のデータ速度にセットす
ることを含む。ステップ６０２で、クロックエッジを入
力データのエッジにロックさせる。ステップ６０４で
は、データがクロックの偶数または奇数のエッジで遷移
する時にパルスを出力する。図示の例では、ＶＣＯクロ
ックの偶数と奇数のエッジにおけるデータ遷移に対して
別個のパルスが出力される。図示の例では、このステッ
プは、位相比較器３００によって実施される。ステップ
６０６では、出力パルスから、データが高い方のデータ
速度で現れるか低い方のデータ速度で現れるか判断する
ことにより、指示データ速度を提供する。図示の例で
は、このステップは、（図５に特定の例が示されてい
る）データ速度検出回路３０２ａ（図４）によって実施
される。そして、ステップ６０８では、指示データ速度
を使用して入力データストリームからクロックおよびデ
ータを回復する。このステップは、マルチプレクサ３１
０およびフリップフロップ３１２（図３および図５）に
よって実施される。

【００３９】上記説明はハードウェアによる解決法によ
るものであるが、その構成要素をソフトウェアやファー
ムウェアで実施できる場合もある。

【００４０】典型的な最適化 特定のデータストリームのデータ速度が未知である場合
にその決定を容易にする、いくつかの符号化方式の種々
のデータ速度の特性は、データ遷移が、規定されたクロ
ックに対して予測可能な確率で発生することを確定する
ことができる、ということであるとする。上記例では、
２倍である方のデータ速度が、高い方の速度における偶
数と奇数のＶＣＯクロックエッジの間で均一に分散され
たデータ遷移を有することが分かった。低い方のデータ
速度では、データ遷移は、偶数および奇数のＶＣＯクロ
ックエッジの両方ではなく、概ね一方で発生することが
分かった。しかしながら、状況によっては、実際には一
方の速度であるデータが他方のデータ速度のデータであ
るように見える場合があることが分かった。これが起こ
ると、データ速度検出を誤る場合がある。

【００４１】１つの特定の実施形態では、データ速度検
出回路は、偶数エッジと奇数エッジにおけるデータ遷移
の間で一様に分布している小さいデータのバーストが、
高い方のデータ速度の指示をトリガし、その指示が特定
の設定可能な時間にわたって保持されるよう構成され
る。この理由を以下に説明する。間に制御情報７０４を
有するいくつかのデータパケット７０２を含む典型的な
データストリーム７００を示す図７について説明する。
データパケットは、種々のシステム間で通信されるユー
ザデータのペイロードを表す。制御情報７０４は、当業
者には明らかであるように、通信リンクを確立して維持
できるようにする情報を含む。データパケットは、制御
情報７０４の長さに比べて非常に長い（例えば２０００
バイトの）データのフレームから構成することができ
る。また、データが高い方の速度におけるものであり、
偶数と奇数のエッジが概ね一様に混在している場合であ
っても、全ての遷移が偶数エッジかまたは奇数エッジの
いずれかにある、データの長いランである可能性がある
と考える。従って、データ遷移が、定義された規則また
はプロファイルに従って発生すると仮定することができ
る場合に得られる予測可能性が危ういものになる可能性
がある（例えば、高い方のデータ速度におけるデータの
長いランに遷移が発生せず、このため、それが低い方の
データ速度におけるデータであると誤って指示する可能
性がある）。

【００４２】また、制御情報７０４は定義された規則ま
たはプロファイルに概ね従う傾向にある（例えば、制御
情報が概して短い場合であっても、制御情報が高い方の
速度のものである場合は、ＶＣＯクロックの奇数エッジ
と偶数エッジにおいてデータ遷移が概ね一様に混在して
いる）とする。開示の実施形態によれば、データ速度検
出回路は、偶数および奇数のＶＣＯクロックエッジで発
生するデータ遷移間に均衡して分散する（制御情報７０
４に見られるような）小さいバースト（〜８０ビット）
が、高い方のデータ速度で最大フレーム（パケット）時
間を超える時間にわたって保持される、高い方のデータ
速度の指示をトリガするよう構成される。これにより、
回路は、データが高い方の速度で伝送されているという
決定が、データが低い方のデータ速度で伝送されている
という決定に関連する時定数に比べて、非常に短い時定
数を有するよう構成されている。従って、本質的に、こ
の回路は、２倍の速度におけるデータに対して非常に迅
速に応答し、１倍の速度におけるデータに対しては非常
に低速に応答する。

【００４３】遷移密度の使用 他の実施形態では、データが高い方のデータ速度である
か低い方のデータ速度であるかを確定するために遷移密
度を使用する。「遷移密度」という語は、所定の単位時
間においてデータが１と０の間を何回遷移するかを意味
する。ある時間にわたる平均を確定するために遷移密度
を使用することができ、いずれのデータ速度が存在する
かに関するインテリジェントな判断を行うためにその平
均を使用することができる。一般的に、高い方の速度に
おけるデータは、低い方のデータ速度で伝送されるデー
タより単位時間当たり遷移数が多い。

【００４４】図８は、この実施形態によるデータ速度判
定方法を示すフローチャートである。この方法は、任意
の適切なハードウェア、ソフトウェア、ファームウェア
またはそれらの組合せにおいて実施することができる。
図示の例の場合、高速データ伝送に関連する使用に適し
たハードウェアでこの方法を実施することができる。

【００４５】ステップ８００で、データ速度が所望され
ている所与のデータストリームの単位時間当たりのデー
タ遷移の数である遷移密度を決定する。データ遷移が発
生する度に位相比較器によるパルスを受取る積分回路に
よってこのステップを実施することができる。ステップ
８０２では、遷移密度を使用してデータストリームのデ
ータ速度を確定する。例えば、遷移密度（または入力電
圧などによりそれを表したもの）を設定可能な閾値と比
較する任意の適切な閾値回路を使用してこのステップを
実施することができる。

【００４６】ランレングスを制限することによる方法 特定の規則が、所与のデータストリームが１行に５つの
０または１しか有することができないと定義する、ファ
イバチャネルシステムに特に適した他の実施形態では、
ビットラン、すなわち、同じビット値が連続する数を調
べることにより、データ速度を確定することができる。
具体的には、低い方のデータ速度におけるビットストリ
ームは、１および０の長いランを有することができる
が、それは高い方のデータ速度におけるラン長を決定す
るファイバチャネル規則に必ずしも適合するものではな
い。従って、低い方のデータ速度におけるデータストリ
ームは１行に１０以上の１または０を有する可能性があ
る。データ速度が高い方のデータストリームに対するフ
ァイバチャネル規則は以下の通りである。すなわち、受
信機が１０ビット以上のラン長を（高い方のデータ速度
でクロッキングして）繰返し検出する場合、入力データ
ストリームは低い方のデータ速度のものであると推定す
ることができる。従って、所与のデータストリームのラ
ン長を表す統計的パラメータを定義することができる。
（２倍のデータ速度において）パラメータが５より大き
い場合、これは、低い方のデータ速度のデータを示して
いる。一方、パラメータが５以下である場合、これは高
い方のデータ速度のデータを示している。他の方法は、
（高い方のデータ速度の視点から）５より長いランの頻
度を統計的に追跡することを含む。データストリーム内
にあるラン長に対して統計的な量を維持することがで
き、長いラン長の相対的な量を用いてデータ速度を決定
することができる。

【００４７】結論 高速シリアルデータ伝送システムを備えるシステムにお
いてデータ速度を決定する方法およびシステムについて
説明した。説明した実施形態では、所与のデータストリ
ームのデータ速度を確定するために種々の統計的手法を
使用する。これらの方法によれば、例えば、間違いを犯
しやすい試行錯誤による方法を使用するこれまでの方法
が大幅に改善される。提示した方法およびシステムは、
ロバストで正確であり、繰返し可能な方法でデータ速度
を自動的に決定する。ハードウェアによる実施形態で
は、システムのデータ速度の決定許容誤差を更に精密に
するために、いくつかの回路の最適化を行うことができ
る。

【００４８】本発明を構造的特徴および／または方法的
ステップに特有の言語で説明したが、特許請求の範囲に
おいて規定される本発明は、説明した特定の特徴または
ステップには必ずしも限定されない。それらの特定の特
徴およびステップは、特許請求の範囲における本発明を
実施する好ましい形態として開示したものである。以下
においては、本発明の種々の構成要件の組み合わせから
なる例示的な実施態様を示す。 １．高速シリアル伝送データストリームのデータ速度を
決定する方法であって、クロックエッジを有するクロッ
ク信号を第１のデータ速度で提供するステップと、前記
クロックエッジを入力データストリームのデータ遷移に
ロックさせるステップ（２０２）と、奇数および偶数の
クロックエッジで発生するデータ遷移を識別するステッ
プ（２０４）と、前記データ遷移が、全体として奇数ま
たは偶数のクロックエッジの一方のみで発生するか、ま
たは、全体として奇数または偶数のクロックエッジの両
方で発生するかを決定するステップ（２０６）と、前記
データ遷移が発生する位置に基づいて、前記入力データ
のデータ速度を確定するステップ（２０８，２１０）か
らなる、方法。 ２．前記確定するステップは、前記データ遷移が前記奇
数および偶数のクロックエッジの両方で発生する場合
に、前記データ速度が、可能性として取りうるデータ速
度のうちの最も高いものであることを所望の許容範囲内
で確定するステップを含む、上項１の方法。 ３．前記識別するステップが、データ遷移の発生時にパ
ルスを出力するよう構成された位相比較器（３００）に
よって実施される、上項１の方法。 ４．高速シリアル伝送データストリームから、組み込ま
れたクロックおよびデータを回復するためのクロック抽
出／データ回復回路であって、高速シリアル伝送データ
ストリーム受信して、前記データストリームにデータ遷
移が発生するときは常に、インディシャを出力するよう
に構成された位相比較器（３００）と、前記位相比較器
（３００）に接続され、クロックエッジを有するクロッ
ク信号を提供するように構成された電圧制御発振器（Ｖ
ＣＯ）（３０６）であって、前記クロック信号は、前記
データストリームにロックされることからなる、電圧制
御発振器と、前記位相比較器（３００）に接続され、前
記位相比較器（３００）によって出力される一連のパル
スを受信し、受信したパルスに基づいて、前記データス
トリームを伝送するデータ速度を確定するように構成さ
れたデータ速度検出回路（３０２）を備える、クロック
抽出／データ回復回路。 ５．前記データ速度検出回路（３０２）が、クロック信
号の偶数のクロックエッジと奇数のクロックエッジにお
いて発生するデータ遷移の比を確定するように構成され
たエッジ比検出回路（５００，５０２）を備えており、
この比は、データ速度を確定することができる基準を提
供することからなる、上項４のクロック抽出／データ回
復回路。 ６．前記データ速度検出回路は、所与の時間にわたる前
記データストリームの遷移密度に基づいてデータ速度を
確定するように構成される、上項４のクロック抽出／デ
ータ回復回路。 ７．前記位相比較器（３００）は、一対の出力を有し、
その一方は偶数のクロックエッジで発生するデータ遷移
に関連し、他方は奇数のクロックエッジで発生するデー
タ遷移に関連しており、前記位相比較器は、前記データ
ストリームにデータ遷移が発生した時に前記１対の出力
のうちの一方からパルスを出力するように構成される、
上項４のクロック抽出／データ回復回路。 ８．前記データ速度検出回路は、一対の積分回路を備え
ており、前記積分回路の一方（５００）は前記位相比較
器の前記偶数のクロックエッジ出力からパルスを受信す
るように構成され、前記積分回路の他方（５０２）は前
記位相比較器の前記奇数のクロックエッジ出力からパル
スを受信するように構成され、前記積分回路は、データ
ストリームの遷移の遷移密度の基準を提供するよう構成
される、上項７のクロック抽出／データ回復回路。 ９．高速シリアル伝送データストリームのデータ速度を
決定する方法であって、入力データストリームのエッジ
の配置およびタイミング特性を統計的に検査するステッ
プと、前記エッジ特性に基づいて、該エッジ特性に関連
するシグネチャを識別するステップと、前記識別された
シグネチャに基づいて、前記データストリームが伝送さ
れているデータ速度を決定するステップからなる、方
法。 １０．８Ｂ／１０Ｂ符号化を利用するファイバチャネル
システムに関連して実施される、上項９の方法。本発明
の概要を以下に述べる。マルチスヒ゜ート゛組み込み式クロックシリアル
受信機のためのテ゛ータ速度検出方法及びシステムを開示する。
1実施態様において、高速シリアル伝送テ゛ータストリームのテ゛ータ速度
を決定する方法は、入力テ゛ータストリームのエッシ゛特性を統計的
に検査するステッフ゜を含む。エッシ゛特性に基づいて、エッシ゛特
性に関連するシク゛ネチャが識別される。この識別されたシク゛ネ
チャに基づいて、テ゛ータストリームが伝送されているテ゛ータ速度が
決定される。1実施態様では、組み込まれたクロック及びテ゛ー
タを高速シリアル伝送テ゛ータストリームから回復するためにクロック抽出
/テ゛ータ回復回路が設けられる。この回路は、高速シリアル伝
送テ゛ータストリームを受信して、テ゛ータストリームがテ゛ータ遷移を生じる
度にインテ゛ィシャを出力するよう構成された位相比較器(300)
を備える。電圧制御発振器(VCO)(306)が、位相比較器(3
00)に接続されて、クロックエッシ゛を有するクロック信号を提供す
る。クロック信号はテ゛ータストリームにロックされる。テ゛ータ速度検出回
路(302)が位相比較器(300)に接続されて、位相比較器(3
00)によって出力される1連のハ゜ルスを受信する。テ゛ータ速度
検出回路(302)は、受信したハ゜ルスに基づいて、テ゛ータストリーム
が伝送されるテ゛ータ速度を確定する。

【発明の効果】本発明によれば、複数のビットレートで
データを受信することが可能なマルチスピード組み込み
式クロックシリアル受信機において、データ速度を迅速
かつ効率的に特定するための手段が提供される。

【図面の簡単な説明】

【図１】クロック信号に重畳された異なるデータ速度を
有する１対のデータストリームを示しており、本発明の
いくつかの実施形態の所定の原理を理解する上で有用な
図である。

【図２】本発明の１実施形態によるデータ速度検出方法
のステップを示すフローチャートである。

【図３】本発明の１実施形態によるクロックおよびデー
タ回復回路の高レベルのブロック図である。

【図４】本発明の１実施形態によるデータ速度検出回路
のブロック図である。

【図５】本発明の１実施形態によるクロックおよびデー
タ回復回路の高レベルのブロック図である。

【図６】本発明の１実施形態によるデータ速度検出方法
のステップを示すフローチャートである。

【図７】典型的なデータストリームを示す図である。

【図８】本発明の１実施形態によるデータ速度検出方法
のステップを示すフローチャートである。

【符号の説明】

３００…位相比較器 ３０２…データ速度検出回路 ３０４…ループフィルタ ３０６…電圧制御発振器 ５００…偶数積分器 ５０２…奇数積分器

フロントページの続き Ｆターム(参考） 5B077 FF13 GG32 MM02 NN02 5K047 AA02 AA05 BB15 GG11 GG24 HH01 LL09 MM28 MM33 MM50 MM55 MM62

Claims (1)

【特許請求の範囲】
1. 【請求項１】高速シリアル伝送データストリームのデー
   タ速度を決定する方法であって、 クロックエッジを有するクロック信号を第１のデータ速
   度で提供するステップと、 前記クロックエッジを入力データストリームのデータ遷
   移にロックさせるステップ（２０２）と、 奇数および偶数のクロックエッジで発生するデータ遷移
   を識別するステップ（２０４）と、 前記データ遷移が、全体として奇数または偶数のクロッ
   クエッジの一方のみで発生するか、または、全体として
   奇数または偶数のクロックエッジの両方で発生するかを
   決定するステップ（２０６）と、 前記データ遷移が発生する位置に基づいて、前記入力デ
   ータのデータ速度を確定するステップ（２０８，２１
   ０）からなる、方法。