JP5670775B2 - シリアル通信回路、シリアル通信制御方法および半導体集積回路装置 - Google Patents
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Description
図2は、本発明の第1の実施の形態に係るシリアル通信装置の受信部の構成を示すブロック図である。シリアル通信装置の受信部100は、制御部310、データ抽出部320、レシーバ330、信号検出部340、判定部200、伝送速度設定部250を具備する。判定部200は、パタン判定部210と、周期性判定部220とを備える。この受信部100はホスト装置の受信部として説明する。
(1)ホスト装置からデバイス装置へCOMRESETが送られる。ただし、デバイス装置から先にCOMINITが送られた場合は省略される。
(2)デバイス装置でCOMRESETを検出すると、デバイス装置からホスト装置へCOMINITが送られる。
(3)COMINITをホスト装置が検出すると、ホスト装置からデバイス装置へCOMWAKEが送られる。
(4)ホスト装置から送られるCOMWAKEをデバイス装置が検出すると、デバイス装置からホスト装置へCOMWAKEが送られる。
(5)デバイス装置からCOMWAKEを送信した後、スピードネゴシエーションが開始される。
K28.5RD−:0011111010
D10.2RD+:0101010101
D27.3RD+:0010011100
となる。したがって、RD−から始まる場合のALIGNプリミティブは、“0011111010010101010101010101010010011100”という40ビットのビット列で示される。この40ビットのビット列が伝送路を送信側から受信側へ転送される。すなわち、レシーバ330から出力されるシリアルデータ信号SDTは、伝送速度が一致していればこのようなビット列として観測できる。
・原パタン(世代差なし:第3世代)/40ビット
K28.5:0011111010
D10.2:0101010101
D10.2:0101010101
D27.3:0010011100
・1世代差パタン(第2世代)/80ビット
K28.5:00001111111111001100
D10.2:00110011001100110011
D10.2:00110011001100110011
D27.3:00001100001111110000
・2世代差パタン(第1世代)/160ビット
K28.5:0000000011111111111111111111000011110000
D10.2:0000111100001111000011110000111100001111
D10.2:0000111100001111000011110000111100001111
D27.3:0000000011110000000011111111111100000000
上記第1の実施の形態においては、検出データパタンは、ALIGNプリミティブの全てのビットが比較の対象となっている。第2の実施の形態においては、40ビットのALIGNプリミティブのうちの特徴的な部分のビット列を検出データパタンとして世代差を判定する。したがって、装置構成は第1の実施の形態と同じであるため説明を省略し、処理手順は第1の実施の形態と相違する部分を説明する。
・原パタン(世代差なし)/7ビット:0111110
・1世代差パタン/12ビット :011111111110
・2世代差パタン/22ビット :0111111111111111111110
というように、連続する5×2nビットの“1”と前後に0が付加された(5×2n+2)ビットのビット列となる(nは世代差)。
(1)K28.5コードの反転パタンにおける連続5ビットの“0”と前後に“1”を付加した部分
K28.5コードには、ランニングディスパリティ(RD)の値に応じて使い分ける2つのビットパタンが定義されている。上記で説明されたK28.5は、K28.5RD−:0011111010であり、反転されたパタンであるK28.5は、K28.5RD+:1100000101となる。K28.5RD+パタンの連続する5ビットの0も特徴的パタンとなる。連続5ビットを確実に判定するために、前後1ビットを連結した“1000001”パタンが特徴的なパタンとなる。
(2)K28.5コード全体
K28.5コードは、上記のように、2パタンが定義されているため、以下の10ビットの2パタンが特徴的パタンとなる。
K28.5RD−:0011111010
K28.5RD+:1100000101
(3)D27.3コードの全体
D27.3コードにもランニングディスパリティ(RD)の値に応じて使い分ける2つのビットパタンが定義されている。したがって、以下の10ビットの2パタンが特徴的パタンとなる。
D27.3RD+:0010011100
D27.3RD−:1101100011
(4)D10.2コードと続くD27.3コードの先頭の2ビット
D10.2コードは、ALIGNプリミティブの中に2回出現するが、D27.3コードの先頭の2ビットを連結させると、そのパタンは1回の出現となる。D10.2コードは、0101010101であり、D27.3コードは、上記のように2パタンが定義されているため、以下の12ビットの2パタンが特徴的パタンとなる。
(D10.2)+(D27.3RD−の2ビット):010101010100
(D10.2)+(D27.3RD+の2ビット):010101010111
(5)D27.3コードとK28.5コードに含まれる“100111000011111”または“011000111100000”のビット列
D27.3コードからK28.5コードにわたり“1”、“0”を示すビットが交互に1ビット、2ビット連続、3ビット連続、4ビット連続、5ビット連続して出現する部分がある。下記のように、2つのコードを並べると
D27.3RD+ K28.5RD−
0010011100 0011111010
←−−−−−−− −−−−−−→
または、反転パタン
D27.3RD− K28.5RD+
1101100011 1100000101
←−−−−−−− −−−−−−→
となり、15ビットの2パタンが特徴的パタンとなる。
200 判定部
210 パタン判定部
220 周期性判定部
250 伝送速度設定部
310 制御部
320 データ抽出部
330 レシーバ
340 信号検出器
Claims (7)
- 第1世代のクロックと、
前記第1世代のクロックに比べ1/2のクロック周期を持つ第2世代のクロックと、
前記第1世代のクロックに比べ1/4のクロック周期をもつ第3世代のクロックと
を生成可能であり、
スピードネゴシエーションにおいて送信されるNビット(Nは正の自然数)のビットからなるビット列を示す原パターンに対し、
前記ビット列のそれぞれのビットを4回ずつ繰り返し連結されることにより得られる4Nビットのビットからなるビット列を第1の特徴パターン、
前記ビット列のそれぞれのビットを2回ずつ繰り返し連結されることにより得られる2Nビットのビットからなるビット列を第2の特徴パターン、及び、
前記ビット列のそれぞれのビットを1回ずつ繰り返し連結されることにより得られるNビットのビットからなるビット列を第3の特徴パターン、として
それぞれ生成し、
前記第3世代のクロック周期に等しいクロック周期を持つ受信クロックに基づいて受信データを取り込むデータ抽出部と、
前記受信データを示すビット列と、前記第1、第2、第3の特徴パターンの各々とを比較して、前記第1、第2、第3の特徴パターンのうちのいずれかに一致したときに、前記特徴パターンとの一致を通知するパターン判定部と、
前記パターン判定部からの通知に基づいて、前記受信データと前記特徴パターンとが一致する周期を求め、前記受信データのストリーム中に前記特徴パターンが前記周期毎に連続して出現することを検出し、一致した前記特徴パターンに基づいて送信速度と受信速度との世代差を判定する周期性判定部と、
前記世代差と前記受信クロックとに基づいて、前記受信データを送信する対向装置との伝送速度を決定する伝送速度設定部と
を具備し、
前記パターン判定部による前記特徴パターンの一致の通知、ならびに、前記周期性判定部による前記世代差の判定、前記伝送速度設定部による前記伝送速度の決定が1回のスピードネゴシエーションによって行われる
シリアル通信回路。 - 前記原パターンは、ALIGNデータパターンを示す40ビットのビット列とする
請求項1に記載のシリアル通信回路。 - 前記原パターンは、ALIGNデータパターンを示す40ビットのビット列のうちの一部のビット列に合致し、他の部分とは不一致となるビット列とする
請求項1に記載のシリアル通信回路。 - 前記原パターンは、ALIGNデータパターンのうちのK28.5コードまたはD27.3コードを示すビット列とする
請求項3に記載のシリアル通信回路。 - 前記原パターンは、
ALIGNデータパターンのうちのD10.2コードとD27.3コードの先頭の2ビットとを連結したビット列、または、
“1”、“0”を示すビットが交互に1ビット、2ビット連続、3ビット連続、4ビット連続、5ビット連続して連結された15ビットのビット列とする
請求項3に記載のシリアル通信回路。 - 前記原パターンは、
ALIGNデータパターンを示す40ビットのビット列のうちの“1”を示すビットまたは“0”を示すビットが連続する最長部のビット列とその前後1ビットとを連結したビット列とする
請求項3に記載のシリアル通信回路。 - 請求項1から請求項6のいずれかに記載のシリアル通信回路を具備する
半導体集積回路装置。
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