JP2009164833A - データ処理装置およびデータ処理方法並びにプログラム - Google Patents

Abstract

【課題】複数レーンでデータを伝送し、エラー展開処理が実行されるシステムにおいて、エラー解析や試験などを正しく行う。
【解決手段】１０ＧＢＡＳＥ−Ｒ ＰＨＹに準拠する送信装置のＰＣＳ処理部における６４Ｂ／６６Ｂ変換部１３０は、４つのレーンで伝送されるデータ対して２カラムとなるブロック毎に６４Ｂ／６６Ｂ変換を行う。変換に際して、制御信号入力端子１６２から入力された制御信号が通常動作モードを示し、かつエラー検出部１５０により変換対象のブロックからエラーコードが検出されたときには、該ブロックの８バイトのデータを全てエラーコード／Ｅ／に書き換えるエラー展開処理を行う。一方、制御信号が解析動作モードを示すときには、エラー検出部１５０によりエラーコードが検出されても、エラー展開処理を行わない。
【選択図】図３

Description

本発明は、データ処理に関し、具体的には複数のレーンで伝送されるデータの送受信装置におけるデータ処理に関する。

マルチベンダ接続用の国際標準プロトコル体系としてＯＳＩ（Ｏｐｅｎ Ｓｙｓｔｅｍｓ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルに基づいた各種接続体系が標準化されている。近年、ＯＳＩ参照モデルの第２層（データリンク層）の副層ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）であるイーサネット（登録商標）の標準化を対象とするＩＥＥＥ（Ｉｎｓｔｉｔｕｅ ｏｆ Ｅｌｅｃｔｒｉｃａｌ ａｎｄ Ｅｌｅｃｔｒｏｎｉｃｓ Ｅｎｇｉｎｅｅｒｓ）８０２．３により、ギガビットイーサネットの１０倍の速度を持つ１０ギガビットイーサネット（１０ＧｂＥ）が、ＩＥＥＥ８０２．３ａｅで標準化されている。１０ＧｂＥは、通信事業者のバックボーンに加え、ＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）／ＭＡＮ（Ｍｅｔｒｏｐｏｌｉｔａｎ Ａｒｅａ Ｎｅｔｗｏｒｋ）といった分野での導入が本格化している。

１０ＧｂＥは、既存の技術から使えるものはなるべく流用し、開発コストと開発期間を抑えることを基本的なコンセプトとし、従来のイーサネットと同様のＭＡＣを用い、フレーム・フォーマットも従来のフォーマットを継承している。

物理層について、１０ＧｂＥでは、従来のイーサネットになかったＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）側のＰＨＹ（ＷＡＮ・ＰＨＹ）と呼ばれる仕様があり、ＬＡＮ側のＰＨＹ（ＬＡＮ・ＰＨＹ）については、従来のイーサネットに対して変更を加えている。

１０ＧｂＥのＬＡＮ・ＰＨＹには、いくつかの細分化された規格があり、ここで１０ＧＢＡＳＥ−Ｒ ＰＨＹを例にして説明する。

図１０は、１０ＧＢＡＳＥ−Ｒ ＰＨＹの構造を７層からなるＯＳＩ参照モデルと共に示す。図示のように、１０ＧＢＡＳＥ−Ｒ ＰＨＹは、ＲＳ（Ｒｅｃｏｎｃｉｌｉａｔｉｏｎ Ｓｕｂｌａｙｅｒ）、ＸＧＭＩＩ（１０ Ｇｉｇａｂｉｔ Ｍｅｄｉａ Ｉｎｄｅｐｅｎｄｅｎｔ Ｉｎｔｅｒｆａｃｅ）、ＰＣＳ（Ｐｈｙｓｉｃａｌ Ｃｏｄｉｎｇ Ｓｕｂｌａｙｅｒ）、ＰＭＡ（Ｐｈｙｓｉｃａｌ Ｍｅｄｉｕｍ Ａｔｔａｃｈｍｅｎｔ）、ＰＭＤ（Ｐｈｙｓｉｃａｌ Ｍｅｄｉｕｍ Ｄｅｐｅｎｄｅｎｔ）、ＭＤＩ（Ｍｅｄｉｕｍ Ｄｅｐｅｎｄｅｎｔ Ｉｎｔｅｒｆａｃｅ）から構成される。

ＲＳは、ＭＡＣとＸＧＭＩＩとの間で信号変換を行う部分であり、ＸＧＭＩＩを介してＰＣＳと接続される。
ＸＧＭＩＩは、１０Ｇｂｐｓに対応し、ＲＳとＰＣＳ間のインタフェースとして機能する。

ＰＣＳは、データのコーディング／デコーディング、およびスクランブル処理を担う部分であり、１０ＧＢＡＳＥ−Ｒ ＰＨＹでは、コーディング／デコーディングにＩＥＥＥ８０２．３ａｅ−２００２の４９章に規定される「６４Ｂ／６６Ｂ変換」という方式が用いられる。６４Ｂ／６６Ｂ変換は、コーディング時に６４ビットのデータを６６ビットのシンボルで表現する方式であり、それにより、６４ビットのデータが６６ビットに変換される。なお、デコーディング時にはコーディング時と逆の変換を行う。

ＰＭＡはシリアライザ／デシリアライザ（以下ＳｅｒＤｅｓという）として、送信時におけるデータのシリアル化、または受信時のパラレル化を行う。具体的には、ＰＭＡは、送信時には、１６ビットのパラレルデータシリアルデータストリームに変換してＰＭＤに渡し、受信時には、ＰＭＤからのシリアルデータストリームを１６ビットのパラレルデータに並列化する。

ＰＭＤは光電信号変換を行うものであり、ＭＤＩを介して物理媒体（メディア）に接続される。ＭＤＩはイーサネットケーブル（１０ＧｂＥの場合は光ケーブル）の接続口に該当する。

なお、ＰＣＳは、ＩＥＥＥ８０２．３ａｅ−２００２の４９章におけるＦｉｇｕｒｅ４９−５に示すように、８バイトすなわち６４ビット単位でＸＧＭＩＩとデータの受渡しをする。ここで、ＸＧＭＩＩはデータ部分が３２ビット幅のインタフェースである。そのため、ＰＣＳは、送信時において、ＸＧＭＩＩから２サイクル分のデータを受け取ってから６４Ｂ／６６Ｂ変換を行い、受信時において、６４ビットのデータを２回に分けてＸＧＭＩＩに出力する。

ここで、送信時を例にして、図１１〜図１７を参照してＰＣＳが行う６４Ｂ／６６Ｂ変換を説明する。
図１１に示すように、送信時に、信号がＸＧＭＩＩ１０、ＰＣＳ２０の６４Ｂ／６６Ｂ変換部２２、スクランブル処理部２４の順に流れる。ＸＧＭＩＩ１０を流れる信号、６４Ｂ／６６Ｂ変換部２２が取り込んだ信号、６４Ｂ／６６Ｂ変換部２２が出力した信号をそれぞれ信号Ａ、信号Ｂ、信号Ｃである。

図１２は、ＸＧＭＩＩ１０を流れる信号Ａのフォーマットを示す。信号Ａは、制御信号ＴＸＣ［３：０］とデータ信号ＴＸＤ［３１：０］を含み、それぞれｌａｎｅ０〜ｌａｎｅ３の４つのレーンで転送される。図示のように、データ信号ＴＸＤ［３１：０］は、フレーム開始コード／Ｓ／で始まり、フレーム終端コード／Ｔ／で終了する。開始コード／Ｓ／は必ずｌａｎｅ０に位置するが、終端コード／Ｔ／が位置するレーンはフレームの長さによって異なる。なお、ＸＧＭＩＩの信号には、制御信号ＴＸＣ［３：０］とデータ信号ＴＸＤ［３１：０］の他に図示しないクロック信号ＴＸ＿ＣＬＫがある。制御信号ＴＸＣ［３：０］とデータ信号ＴＸＤ［３１：０］は、このクロック信号ＴＸ＿ＣＬＫの立ち上がりエッジと立ち下がりエッジに同期して変化する。

データ信号は、レーン毎に１サイクルにつき１バイトのデータ（図中小さい四方形が示す）が伝送され、図中陰影で示す、同一のサイクルにおける４レーンのデータを「カラム」という。また、前述したように、ＰＣＳ２０が８バイトずつデータを取り込むので、各８バイト間の区切りを「８バイト境界」という。ＰＣＳ２０は、隣接する２つの８バイト境界間の２カラムずつデータを取り込む。以下、隣接する２つの８バイト境界間の２カラムを「ブロック」という。

ＰＣＳ２０における６４Ｂ／６６Ｂ変換部２２が取り込んだ信号Ｂの態様、および６４Ｂ／６６Ｂ変換部２２が取り込んだ信号Ｂに対して変換を行って得た信号Ｃの態様を図１３に示す。

図１３に示すように、６４Ｂ／６６Ｂ変換部２２は、信号Ａにおけるデータ信号ＴＸＤの２カラムからなるブロック（４バイト×２）と、この２カラムと同一のサイクルで伝送される制御信号ＴＸＣの２カラム（４ビット×２）をそれぞれ取り込んで信号Ｂとなるｔｘ＿ｒａｗ［７１：０］を得る。ｔｘ＿ｒａｗ「７１：０」は、先頭の８ビットが制御部分であり、後の８バイトすなわち６４ビットがデータ部分であり、計７２ビットである。

６４Ｂ／６６Ｂ変換部２２は、ｔｘ＿ｒａｗ［７１：０］に対して６４Ｂ／６６Ｂ変換を行うことによってコーディングし、信号Ｃとなるｔｘ＿ｃｏｄｅｄ［６５：０］を得てスクランブル処理部２４に出力する。

ｔｘ＿ｃｏｄｅｄ［６５：０］は、先頭の２ビットが同期をとるためのｓｙｎｃヘッド部分であり、後の６４ビットがデータ部分であり、計６６ビットである。

図１４は、データ信号にのみ注目して６４Ｂ／６６Ｂ変換部２２による処理の模式図である。図示のように、ＸＧＭＩＩ１０からの２カラムのデータは、６４Ｂ／６６Ｂ変換により符号化された６４ビットのデータとなる。なお、６４Ｂ／６６Ｂ変換前後のデータの値が異なるが、表記の便宜上のため、同じ「Ｄ」で示している。

ここで、ＸＧＭＩＩ１０からのデータ信号ＴＸＤにエラーコードがある場合を説明する。図１５は、エラーコード／Ｅ／がデータ信号ＴＸＤに含まれた例を示す。ＸＧＭＩＩ１０におけるエラーコード／Ｅ／のビット・パターンは１６進数のＦＥｈであるが、データ信号ＴＸＤの当該バイトの値がＦＥＨであるだけではエラーコードとはならない。値がＦＥｈであり、かつ同じサイクルで、制御信号ＴＸＣにおける当該バイトと同じレーンの論理値（図１５においてはＴＸＣ［１］）がＨｉであるときに、このバイトはエラーコードとなる。

６４Ｂ／６６Ｂ変換部２２は、図１５に示すようなエラーコードが含まれるデータに対して６４Ｂ／６６Ｂ変換をする際に、エラー展開と呼ばれる処理を行う。図１６と図１７は、エラー展開の模式を示す。

図１６に示すように、データ信号ＴＸＤのブロックの中に、エラーコード／Ｅ／が含まれていれば、６４Ｂ／６６Ｂ変換中のエラー展開により、このブロックに含まれる２カラムの計８バイトは、すべてエラーコードになる。なお、６４Ｂ／６６Ｂ変換後のエラーコードのビット・パターンが１６進数で１Ｅｈであるが、表示上の便宜のため、６４Ｂ／６６Ｂ変換前のエラーコードと同様の／Ｅ／で表す。

図１６は、エラーコード／Ｅ／がデータ信号ＴＸＤのブロックに含まれる２カラムのうちの、前の８バイト境界線に隣接するカラムに含まれる場合の例を示している。図１７は、エラーコード／Ｅ／がデータ信号ＴＸＤのブロックに含まれる２カラムのうちの、後の８バイト境界線に隣接するカラムに含まれる場合の例を示している。図１７に示すように、この場合においても、エラーコード／Ｅ／が含まれるブロックの８バイトは、エラー展開によりすべてエラーコードに書換えられている。

このようなエラー展開は、送信側に限らず、受信側でも同様に行われる。これは、送受信されるフレームに異常がある場合には、他のデバイスや処理ブロックに確実に異常の通知を行うことができるという利点がある。

他方、通信システムにおいて、エラー解析や、送受信装置の性能試験が行われる場合があり、これらの解析または試験をより良く行うために様々な工夫がなされている。

特許文献１には、伝送路から入力されたデータをキャプチャ装置内で解析し、レーン毎に分割してバイト単位で表示させる手法が開示されている。この手法によれば、データがレーン毎に分割されて表示されるので、エラー解析が容易になるとされている。

また、特許文献２には、フレームの送信装置に当たる試験装置側で意図的にエラー領域を拡張する手法が開示されている。この手法は、具体的には、６４Ｂ／６６Ｂ変換時にエラーコード／Ｅ／が８バイトに展開されることを見込んで、エラーコード／Ｅ／を含むカラムおよびその前後の１カラムずつ計３カラムの１２バイトをエラーコード／Ｅ／に書き変えてからＦＣＳ演算を行う。こうすることにより、ＦＣＳエラーが無くかつエラーコード／Ｅ／が含まれるフレームと、エラーコードが含まれないフレームとを混在して試験対象となる装置に与えたときに、エラーコードを含むフレームのみを破棄できるかの確認が簡単になる。
特開２００５−１３０１７７号公報 特開２００５−１８４８０１号公報

ところで、エラー解析を行う際に、エラーコード／Ｅ／がフレームのどのカラムのどのレーンにあること、すなわちエラーコード／Ｅ／の正確な位置と、エラーコード／Ｅ／の数が大事である。エラーコード／Ｅ／が送信側の上位層で発生した場合には、ＰＣＳの６４Ｂ／６６Ｂ変換部においてそのエラーコード／Ｅ／を含むブロック（２カラム）のデータが全てエラーコード／Ｅ／に変換されているため、受取手はエラーコード／Ｅ／の正確な位置と数を知ることができない。また、伝送路でエラーが生じた場合にも、受信側のＰＣＳにおいてそのエラーコード／Ｅ／を含むブロックのデータが全てエラーコード／Ｅ／に書き換えられるため、同様な問題が生じ得る。

また、図１８に示すように、エラーコード／Ｅ／が終端コード／Ｔ／の近くに位置し、エラーコード／Ｅ／と終端コード／Ｔ／が同じブロックになったときには、６４Ｂ／６６Ｂ変換中のエラー展開により終端コード／Ｔ／は書き消される。この場合、エラーコード／Ｅ／が含まれた異常フレームの後に正常フレームが続いたとしても、フレームの受取手側では、この正常フレームは直前の異常フレームの犠牲となり、異常フレーム、または直前の異常フレームの一部とされてしまう。これは、直前の異常フレームの終端コード／Ｔ／が書き消されたため、フレームが継続している途中で誤って開始コード／Ｓ／が現れたと見なされてしまうためである。これでは、フレームの受取手側でフレーム数やフレーム長などのフレーム属性に関するカウンタを実装した場合に、正しいカウント値を得ることができず、正しい解析ができない問題が生じてしまう。
特許文献１と特許文献２のいずれに開示された手法も、上記問題を解決することができない。

本発明の一つの態様は、データ処理装置である。このデータ処理装置は、複数のレーンで伝送されるデータのうちのエラーコードを検出するエラー検出部と、データに対して所定数のカラムとなるブロック毎にデータ変換を行うデータ変換部と、通常動作モードか解析モードかを示す制御信号を入力する制御信号入力端子とを備える。

データ変換部は、制御信号入力端子から入力された制御信号が通常動作モードを示すときに、エラー検出部により検出されたエラーコードが位置するブロック内の各データをエラーコードに書き換えるエラー展開処理をし、制御信号入力端子から入力された制御信号が解析モードを示すときに、エラー展開処理を行わない。

ここで、「カラム」とは、複数のレーンで伝送されるデータのうちの、各レーンにおける同一サイクル内のデータの集合を意味する。

また、「解析モード」とは、通常動作モード以外のエラー解析や試験などの、特にエラーコードの正確な位置や数などを得る必要のある処理モードを意味する。

なお、上記態様の装置を方法やシステム、並びにコンピュータを上記装置として動作せしめるプログラムとして表現したものも、本発明の態様としては有効である。

本発明の技術によれば、複数レーンでデータを伝送し、エラー展開処理が実行されるシステムにおいて、エラー解析や試験などを正しく行うことができる。

以下、図面を参照して本発明の実施の形態について説明する。なお、以下の説明において、「送信装置」は、「送信のみをする装置」に限られることがなく、送受信を行う通信装置における送信に関する部分も意味する。同様に、「受信装置」も、「受信のみをする装置」に限られることがなく、送受信を行う通信装置における受信に関する部分も意味する。１つの通信装置において、以下の説明における「送信装置」と「受信装置」の両方を備え得る。

また、本発明の実施の形態を説明するために用いられる各図において、様々な処理を行う機能ブロックとして記載される各要素は、ハードウェア的には、プロセッサ、メモリ、そのほかの回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。
＜第１の実施の形態＞

図１は、本発明の第１の実施の形態にかかる送信装置１００を機能的レイヤー毎に分けて示す。送信装置１００は、１０ギガビットイーサネットここでは１０ＧＢＡＳＥ−Ｒ ＰＨＹに準拠するものであり、上位処理部１１０と、ＭＡＣ処理部１１２と、ＲＳ処理部１１４と、ＸＧＭＩＩ１１６と、ＰＣＳ処理部１２０と、ＰＭＡ部１９０と、ＰＭＤ部１９２を備える。

上位処理部１１０は、ＭＡＣ層より上の層の処理を行い、送信するデータをＭＡＣ処理部１１２に出力する。ＭＡＣ処理部１１２は、ＭＡＣ層の処理を行い、その後、処理データをＲＳ処理部１１４に出力する。

ＲＳ処理部１１４からＰＭＡ部１９０は、送信装置１００のＬＡＮ・ＰＨＹ・デバイスとして機能する。ＲＳ処理部１１４は、ＭＡＣ層のデータからＸＧＭＩＩの信号への変換を行い、変換後のデータをＸＧＭＩＩ１１６を介してＰＣＳ処理部１２０に出力する。ＰＣＳ処理部１２０は、ＸＧＭＩＩ１１６を介してＲＳ処理部１１４から受け取ったデータに対して６４Ｂ／６６Ｂ変換とスクランブル処理を行って、処理後のデータをＰＭＡ部１９０出力する。ＰＭＡ部１９０は、ＰＣＳ処理部１２０から受け取ったパラレルデータをシリアル化してビットストレームを得てＰＭＤ部１９２に出力する。ＰＭＤ部１９２は、ＰＭＡ部１９０からのビットストリームに対して光電変換を行って光信号を得、それを送信回線に出力する。

図２は、ＰＣＳ処理部１２０を示す。ＰＣＳ処理部１２０は、６４Ｂ／６６Ｂ変換部１３０とスクランブル処理部１８０を備える。６４Ｂ／６６Ｂ変換部１３０は、ＸＧＭＩＩ１１６からの信号Ａ（ＴＸＣ［３：０］、ＴＸＤ［３１：０］）を信号Ｂ（ｔｘ＿ｒａｗ［７１：０］）のフォーマットで取り込んで６４Ｂ／６６Ｂ変換を施すことによってエンコードし、それによって得た符号化データｏｕｔ（ｔｘ＿ｃｏｄｅｄ［６５：０］）をスクランブル処理部１８０に出力する。スクランブル処理部１８０は、符号化データｏｕｔのうち、２ビットのｓｙｎｃヘッダ部を除いた残りの６４ビットに対してスクランブル処理を施してＰＭＡ部１９０に出力する。なお、２ビットのｓｙｎｃヘッダ部はスクランブル処理をバイパスする。

図３は、６４Ｂ／６６Ｂ変換部１３０を示す。６４Ｂ／６６Ｂ変換部１３０は、６４Ｂ／６６Ｂエンコーダ１４０と、エラー検出部１５０と、選択部１６０を備え、選択部１６０には、制御信号入力端子１６２が設けられている。

６４Ｂ／６６Ｂエンコーダ１４０は、ＸＧＭＩＩ１１６からの信号Ａを信号Ｂのフォーマットで取り込んで６４Ｂ／６６Ｂ方式で符号化を行って符号化データｉｎ１（ｔｘ＿ｃｏｄｅｄ［６５：０］）を得る。信号Ａ、信号Ｂ、符号化データｉｎ１のフォーマットは、上記において１０ＧＢＡＳＥ−Ｒ ＰＨＹを説明する際に述べた信号Ａ、信号Ｂ、信号Ｃ（ｔｘ＿ｃｏｄｅｄ［６５：０］）のフォーマットとそれぞれ同じであり、ここで詳細な説明を省略する。

エラー検出部１５０は、６４Ｂ／６６Ｂエンコーダ１４０の符号化対象のブロック（隣接する８バイト境界間の２カラム）に対してエラー検出を行い、エラーコードを検出すれば、エラー検出信号にＨｉｇｈ出力する。なお、エラーコードが無かったときにはエラー検出信号にＬｏｗ出力する。

制御信号は、通常動作モードか解析モードかを示すものであり、Ｈｉｇｈであるときは解析モードを示し、Ｌｏｗであるときは通常動作モードを示す。制御信号は、制御信号入力端子１６２から選択部１６０に入力される。

選択部１６０は、エラー検出部１５０からのエラー検出信号と、制御信号入力端子１６２を介して入力された制御信号に基づいて、スクランブル処理部１８０に出力する符号化データｏｕｔ（ｔｘ＿ｃｏｄｅｄ［６５：００］）中のデータ部分の６４ビットとして、６４Ｂ／６６Ｂエンコーダ１４０が出力した符号化データｉｎ１に含まれたデータ部分の６４ビットと、６４ビットのエラーデータｉｎ２とのいずれかを選択する。図中エラーデータｉｎ２は、８つのエラーコード／Ｅ／からなり、１つのエラーコード／Ｅ／は８ビットである。なお、エラーコード／Ｅ／のビット・パターンは、１６進数で１Ｅｈである。

なお、符号化データｏｕｔは、符号化データｉｎ１と同様に、２ビットのｓｙｎｃヘッド部分と、６４ビットのデータ部分からなる。なお、分かりやすいように、図５と図６において、符号化データｉｎ１と符号化データｏｕｔについてデータ部分のみを示す。

図４〜図６を参照して選択部１６０の処理を詳細に説明する。まず、制御信号が「通常動作モード」を示すＬｏｗである場合について説明する。

通常動作モードの場合において、エラー検出部１５０からのエラー検出信号がエラーコードが無いことを示すＬｏｗであるときに、選択部１６０は、６４Ｂ／６６Ｂエンコーダ１４０からの符号化データｉｎ１を選択して符号化データｏｕｔとしてスクランブル処理部１８０に出力する。図５の上部に示すように、この場合、符号化データｏｕｔには、エラーコード／Ｅ／が無い。

一方、エラー検出信号がエラーコードがあることを示すＨｉｇｈであるときに、選択部１６０は、符号化データｏｕｔのデータ部分の６４ビットとして、８つのエラーコード／Ｅ／からなるエラーデータｉｎ２を選択する。図５の下部に示すように、この場合、スクランブル処理部１８０に出力される符号化データｏｕｔは、エラー展開処理がなされたものとなり、データ部分のすべてがエラーコード／Ｅ／である。
通常動作モードにおけるこのような処理は、ＩＥＥＥ８０２．３ａｅ−２００２の４９章に記述される１０ＧＢＡＳＥ−Ｒ ＰＨＹの規定に準拠する。

次に、制御信号が「解析モード」を示すＨｉｇｈである場合について説明する。この場合、エラー検出部１５０からのエラー検出信号がＬｏｗとＨｉｇｈのいずれであっても、選択部１６０は、６４Ｂ／６６Ｂエンコーダ１４０からの符号化データｉｎ１をそのまま符号化データｏｕｔとしてスクランブル処理部１８０に出力する。図６の上部に示すように、符号化データｉｎ１のデータ部分のエラーコード／Ｅ／が無ければ、符号化データｏｕｔのデータ部分にもエラーコード／Ｅ／が無い。一方、図６の下部に示すように、符号化データｉｎ１にエラーコード／Ｅ／（１６進数でＦＥｈ）があれば、符号化データｏｕｔにおける相対応する位置のデータがエラーコード／Ｅ／（１６進数で１Ｅｈ）になっており、その他の部分は正常データである。

すなわち、本実施の形態の送信装置１００において、６４Ｂ／６６Ｂ変換部１３０は、６４Ｂ／６６Ｂ変換に際して、通常動作モードのときには符号化と共にエラー展開処理を行い、解析モードのときには符号化を行うがエラー展開処理を行わない。

こうすることによって、送信装置１００は、通常動作時には１０ＧＢＡＳＥ−Ｒ ＰＨＹに準拠した処理をし、エラー解析や試験などのときには、エラーコード／Ｅ／の正確な位置を把握することができ、異常フレームの内容解析を詳細に行うことができる。また、正常フレームを送信することによって、送信側と受信側の伝送経路上にエラーの発生の有無も解析することができる。さらに、エラー解析や試験などのときに、終端コード／Ｔ／の近傍でエラーコード／Ｅ／が発生したとしても、終端コード／Ｔ／の書消しが生じないため、受信側がカウントするフレームの属性のカウント値の誤差要素を減らすことができる。
＜第２の実施の形態＞

図７は、本発明の第２の実施の形態にかかる通信装置２００を示す。通信装置２００も、１０ＧＢＡＳＥ−Ｒ ＰＨＹに準拠するものであり、送信処理部２０２と受信処理部２０４を備える。

送信処理部２０２は、通信装置２００における送信処理を担い、図１に示す送信装置１００と同様な構成を有する。図７において、送信装置１００における相対応する機能ブロックと同じ動作をするものについて、図１と同様の符号を付与し、それらに詳細な説明を省略する。

受信処理部２０４は、通信装置２００の受信処理を担い、ＰＭＤ部２９２と、ＰＭＡ部２９０と、ＰＣＳ処理部２２０と、ＸＧＭＩＩ２１６と、ＲＳ処理部２１４と、ＭＡＣ処理部２１２と、上位処理部２１０を備える。上位処理部２１０とＭＡＣ処理部２１２は、通常のイーサネットの受信装置における相対応する機能ブロックと同様な処理を行うものである。ＰＭＤ部２９２〜ＲＳ処理部２１４は、通信装置２００の受信側のＬＡＮ・ＰＨＹ・デバイスとして機能する。

ＰＭＤ部２９２は、受信回線からの信号に対して光電変換を行って、ビットストリームである電気信号を得てＰＭＡ部２９０に出力する。ＰＭＡ部２９０は、ＰＭＤ部２９２からのビットストリームをパラレル化してパラレルデータを得てＰＣＳ処理部２２０に出力する。ＰＣＳ処理部２２０は、ＰＭＡ部２９０からのパラレルデータに対してスクランブル解除と６４Ｂ／６６Ｂ変換を行って復号化データを得、ＸＧＭＩＩ２１６を介してそれをＲＳ処理部２１４に出力する。ＲＳ処理部２１４は、ＸＧＭＩＩ２１６から受け取ったデータに対して、送信側のＲＳ処理部と逆の変換を行ってＭＡＣ処理部２１２に出力する。

なお、受信処理部２０４において、データが下位層から上位層の順に流れる点を除く、各機能ブロック間で流れるデータのフォーマットは、送信処理部２０２における相対応する部分に流れるデータのフォーマットと同様である。

図８は、ＰＣＳ処理部２２０を示す。ＰＣＳ処理部２２０は、スクランブル解除部２８０と６４Ｂ／６６Ｂ変換部２３０を有する。スクランブル解除部２８０は、ＰＭＡ部２９０からのデータに対してスクランブルの解除を施し、符号化データであるｉｎ（ｒｘ＿ｃｏｄｅｄ［６５：０］）を６４Ｂ／６６Ｂ変換部２３０に出力する。６４Ｂ／６６Ｂ変換部２３０は、符号化データｉｎを復号化して復号化データとなる信号Ｂを得て、２サイクルに分けてＸＧＭＩＩ２１６のデータフォーマットのデータＡとしてＸＧＭＩＩ２１６に出力する。

図９は、６４Ｂ／６６Ｂ変換部２３０を示す。６４Ｂ／６６Ｂ変換部２３０は、６４Ｂ／６６Ｂデコーダ２４０と、エラー検出部２５０と、選択部２６０を備え、選択部２６０には、制御信号入力端子２６２が設けられている。

６４Ｂ／６６Ｂデコーダ２４０は、スクランブル解除部２８０からの符号化データｉｎに対して６４Ｂ／６６Ｂ方式の復号化を行って復号化データｉｎ３（ｒｘ＿ｒａｗ［７１：０］）を得る。

エラー検出部２５０は、６４Ｂ／６６Ｂデコーダ２４０の復号化対象のブロック（隣接する８バイト境界間の２カラム）に対してエラー検出を行い、エラーコードを検出すれば、エラー検出信号にＨｉｇｈ出力する。なお、エラーコードが無かったときにはエラー検出信号にＬｏｗ出力する。

制御信号は、通常動作モードか解析モードかを示すものであり、Ｈｉｇｈであるときは解析モードを示し、Ｌｏｗであるときは通常動作モードを示す。制御信号は、制御信号入力端子２６２から選択部２６０に入力される。

選択部２６０は、エラー検出部２５０からのエラー検出信号と、制御信号入力端子２６２を介して入力された制御信号に基づいて、ＸＧＭＩＩ２１６に出力する信号Ｂ中のデータ部分の６４ビットとして、６４Ｂ／６６Ｂデコーダ２４０が出力した復号化データｉｎ３に含まれるデータ部分の６４ビットと、６４ビットのエラーデータｉｎ４とのいずれかを選出する。図中エラーデータｉｎ４は、８つのエラーコード／Ｅ／からなり、１つのエラーコード／Ｅ／は、８ビットである。なお、エラーコード／Ｅ／のビット・パターンは、１６進数でＦＥｈである。

選択部２６０は、図３に示す選択部１６０と同じように、通常動作モードのときに、エラーコードが検出されなければ６４Ｂ／６６Ｂデコーダ２４０からの復号化データｉｎ３をそのまま６４Ｂ／６６Ｂ変換部２３０の出力データ（信号Ｂ）として出力し、エラーコードが検出されれば、信号Ｂのデータ部分としてエラーデータｉｎ４を選択する。一方、解析モードのときには、エラーコードのあり、無しに関わらず、６４Ｂ／６６Ｂデコーダ２４０からの復号化データｉｎ３をそのまま信号Ｂとして出力する。

すなわち、６４Ｂ／６６Ｂ変換部２３０は、６４Ｂ／６６Ｂ変換に際して、通常動作モードのときには復号化と共にエラー展開処理を行い、解析モードのときには復号化を行うがエラー展開処理を行わない。

こうすることより、６４Ｂ／６６Ｂ変換部２３０の後段のいずれかの機能ブロックでエラー解析を行う際にも、図１に示す送信装置１００と同様な効用を発揮することができる。

以上、実施の形態をもとに本発明を説明した。実施の形態は例示であり、本発明の主旨から逸脱しない限り、さまざまな変更、増減を加えてもよい。これらの変更、増減が加えられた変形例も本発明の範囲にあることは当業者に理解されるところである。

例えば、上述した実施の形態において、ＭＡＣ層、ＲＳ層、およびＰＣＳ層以下の各機能ブロックは一体化されている。こうすることによって、ＸＧＭＩＩは、外部に出さなくて済むため、データ幅をＸＧＭＩＩの３２ビットに狭める必要が無くなり、６４ビット幅のままでＲＳ層とＰＣＳ層間でデータを授受することができ、データのクロック周波数を半分に抑えることができる。本発明にかかる技術は、ＰＣＳ層以下の機能ブロックのみを備えるデバイスにも適用することができる。

また、上述した実施の形態は、本発明にかかる技術を１０ＧＢＡＳＥ−Ｒ ＰＨＹのＬＡＮ・ＰＨＹに適用した例であるが、６４Ｂ／６６Ｂ変換を行う他の規格の１０ギガビット・イーサネット・デバイスのＬＡＮ・ＰＨＹに適用できるのは勿論、ＷＡＮ・ＰＨＹに６４Ｂ／６６Ｂ変換を行う規格があれば、その規格に準拠したデバイスにも適用することができる。

さらに、６４Ｂ／６６Ｂ変換を行う装置に限らず、複数のレーンで伝送されるデータに対して所定数のカラムとなるブロック毎にデータ変換を行い、データ変換に際してはエラー展開処理が伴ういかなるデータ変換装置にも適用することができる。

本発明の第１の実施の形態にかかる送信装置を示す図である。 図１に示す送信装置におけるＰＣＳ処理部を示す図である。 図２に示すＰＣＳ処理部における６４Ｂ／６６Ｂ変換部を示す図である。 図３に示す６４Ｂ／６６Ｂ変換部における選択部の処理を説明するための図である。 図３に示す６４Ｂ／６６Ｂ変換部による６４Ｂ／６６Ｂ変換前後のデータを示す図である（通常動作モード時）。 図３に示す６４Ｂ／６６Ｂ変換部による６４Ｂ／６６Ｂ変換前後のデータを示す図である（解析モード時）。 本発明の第２の実施の形態にかかる通信装置２００を示す図である。 図７に示す通信装置におけるＰＣＳ処理部２２０を示す図である。 図８に示すＰＣＳ処理部２２０における６４Ｂ／６６Ｂ変換部２３０を示す図である。 １０ＧＢＡＳＥ−Ｒ ＰＨＹと関連するレイヤーの構造を示す図である。 ６４Ｂ／６６Ｂ変換を説明するための図である。 ＸＧＭＩＩを流れるフレーム・データのフォーマットを示す図である。 ６４Ｂ／６６Ｂ変換におけるデータのフォーマットの変化態様を示す図である。 エラーコードが無いときの６４Ｂ／６６Ｂ変換を説明するための図である。 エラーコードがあるときにＸＧＭＩＩを流れるフレーム・データの例を示す図である。 ６４Ｂ／６６Ｂ変換時におけるエラー展開を説明するための図である（その１）。 ６４Ｂ／６６Ｂ変換時におけるエラー展開を説明するための図である（その２）。 エラー展開によりフレームの終端コード／Ｔ／が書き消される問題を説明するための図である。

符号の説明

１０ ＸＧＭＩＩ ２０ ＰＣＳ
２２ ６４Ｂ／６６Ｂ変換部 ２４ スクランブル処理部
１００ 送信装置 １１０ 上位処理部
１１２ ＭＡＣ処理部 １１４ ＲＳ処理部
１１６ ＸＧＭＩＩ １２０ ＰＣＳ処理部
１３０ ６４Ｂ／６６Ｂ変換部 １４０ ６４Ｂ／６６Ｂエンコーダ
１５０ エラー検出部 １６０ 選択部
１６２ 制御信号入力端子 １８０ スクランブル処理部
１９０ ＰＭＡ部 １９２ ＰＭＤ部
２００ 通信装置 ２０２ 送信処理部
２０４ 受信処理部 ２１０ 上位処理部
２１２ ＭＡＣ処理部 ２１４ ＲＳ処理部
２１６ ＸＧＭＩＩ ２２０ ＰＣＳ処理部
２３０ ６４Ｂ／６６Ｂ変換部 ２４０ ６４Ｂ／６６Ｂデコーダ
２５０ エラー検出部 ２６０ 選択部
２６２ 制御信号入力端子 ２８０ スクランブル解除部
２９０ ＰＭＡ部 ２９２ ＰＭＤ部

Claims (9)

1. 複数のレーンで伝送されるデータのうちのエラーコードを検出するエラー検出部と、
   前記データに対して所定数のカラムとなるブロック毎にデータ変換を行うデータ変換部と、
   通常動作モードか解析モードかを示す制御信号を入力する制御信号入力端子とを備え、
   前記データ変換部は、
   前記制御信号入力端子から入力された前記制御信号が前記通常動作モードを示すときに、前記エラー検出部により検出された前記エラーコードが位置するブロック内の各データをエラーコードに書き換えるエラー展開処理をし、
   前記制御信号入力端子から入力された前記制御信号が前記解析モードを示すときに、前記エラー展開処理を行わないことを特徴とするデータ処理装置。
2. 送信装置に備えられたことを特徴とする請求項１に記載のデータ処理装置。
3. 受信装置に備えられたことを特徴とする請求項１に記載のデータ処理装置。
4. １０ギガビットイーサネット（登録商標）に準拠し、物理層に設けられたことを特徴とする請求項１から３のいずれか１項に記載のデータ処理装置。
5. 前記データ変換部は、６４Ｂ／６６Ｂ変換を行うものであることを特徴とする請求項１から４のいずれかに記載のデータ処理装置。
6. 複数のレーンで伝送されるデータに対して所定数のカラムとなるブロック毎にデータ変換を行うデータ処理方法において、
   変換対象の前記ブロックにエラーコードが検出された際に、
   制御信号に応じて、該制御信号が通常動作モードを示すときに、前記変換対象のブロック内の各データをエラーコードに書き換えるエラー展開処理をする一方、前記制御信号が解析モードを示すときに、前記エラー展開処理を行わないことを特徴とするデータ処理方法。
7. 前記データ変換は、６４Ｂ／６６Ｂ変換であることを特徴とする請求項６に記載のデータ処理方法。
8. 複数のレーンで伝送されるデータに対して所定数のカラムとなるブロック毎にデータ変換を行う変換処理をコンピュータに実行せしめるプログラムであって、
   前記変換処理は、変換対象の前記ブロックにエラーコードが検出された際に、
   制御信号に応じて、該制御信号が通常動作モードを示すときに、前記変換対象のブロック内の各データをエラーコードに書き換えるエラー展開処理をする一方、前記制御信号が解析モードを示すときに、前記エラー展開処理を行わないことを特徴とするプログラム。
9. 前記変換処理は、６４Ｂ／６６Ｂ変換であることを特徴とする請求項８に記載のプログラム。

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