JP2000124913A

JP2000124913A - デジタルシリアルデータのインターフェース装置及びデータ転送速度選択方法

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Publication number: JP2000124913A
Application number: JP10295780A
Authority: JP
Inventors: Yoshikatsu Niwa; 義勝丹羽; Yoshihiro Okawa; 純弘大川; Akira Nakamura; 章中村; Hiroshi Takizuka; 博志瀧塚; Takahiro Fujimori; 隆洋藤森
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-10-16
Filing date: 1998-10-16
Publication date: 2000-04-28
Also published as: SG77717A1; CN1258173A; EP0994422A3; EP0994422A2; KR20000029124A; CA2286255A1

Abstract

(57)【要約】【課題】スピードのネゴシエーションを、実動作スピ
ード能力を意識することなく正確に実現する。【解決手段】インターフェース装置は、データの転送
速度（動作スピード）を選択するスピードネゴシエーシ
ョン処理ブロック１２と、外部から受信したデータが転
送速度を表すスピード信号であるか否かを検出するスピ
ード信号検出ブロック３Ａと、スピードネゴシエーショ
ン処理ブロック１２から受ける情報に基づいてスピード
信号を送信するスピード信号送信ブロック３Ｂとを備え
る。スピードネゴシエーション処理ブロック１２は、ス
ピード信号検出ブロック３Ａにより、許容される最大動
作スピードよりも高い動作スピードを選択したことを検
出した場合に、ネゴシエーション処理を１回又は複数回
行う毎に、最大動作スピードを一段階下げて再びネゴシ
エーション処理を行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データの転送に先
立ってバス使用権のアービトレーションを行うようにし
たデジタルシリアルデータのインターフェース装置及び
このインターフェース装置を用いたデータ転送速度選択
方法に関する。

【０００２】

【従来の技術】マルチメディア・データ転送のためのイ
ンターフェースを目的として高速データ転送、リアルタ
イム転送をサポートしたインターフェース規格として、
ＩＥＥＥ１３９４ハイ・パフォーマンス・シリアル・バ
ス規格（以下、ＩＥＥＥ１３９４規格という。）が知ら
れている。

【０００３】このＩＥＥＥ１３９４規格では、１００Ｍ
ｂｐｓ（９８．３０４Ｍｂｐｓ）、２００Ｍｂｐｓ（１
９６．６０８Ｍｂｐｓ）、４００Ｍｂｐｓ（３９３．２
１６Ｍｂｐｓ）でのデータ転送速度が規定されており、
上位転送速度を持つ１３９４ポートは、その下位転送速
度との互換性を保持するように規定されている。これに
より、１００Ｍｂｐｓ、２００Ｍｂｐｓ、４００Ｍｂｐ
ｓのデータ転送速度が同一ネットワーク上で混在可能と
なっている。また、ＩＥＥＥ１３９４規格では、図６に
示すように、転送データがデータとその信号を補うスト
ローブとの２信号に変換されており、この２信号の排他
的論理和をとることによりクロックを生成することがで
きるようにしたＤＳ−Ｌｉｎｋ（Ｄａｔａ／Ｓｔｒｏｂ
ｅＬｉｎｋ）符号化方式の転送フォーマットが採用さ
れている。さらに、図７に示すように、ケーブル構造と
しては、その断面が第１のシールド層１０１によりシー
ルドされた２組のツイストペア線（信号線）１０２と電
源線１０３とを束ねたケーブル全体を、さらに第２のシ
ールド層１０４によりシールドした構造のケーブル１０
０が規定されている。

【０００４】また、ＩＥＥＥ１３９４規格においては、
その接続方式として、ディジチェーンとノード分岐との
２種類の方式が使用できる。ディジチェーン方式では、
１３９４ポートを備える機器が最大１６ノードまで接続
でき、そのノード間の最長距離が４．５ｍとなってい
る。また、図８に示すように、ノード分岐を併用するこ
とにより、規格最大の６３ノード（物理的なノード・ア
ドレス）まで接続することが可能なネットワークを構成
することができる。

【０００５】また、ＩＥＥＥ１３９４規格においては、
上述のような構造のケーブルの抜き差しを、機器が動作
している状態、すなわち電源が入っている状態で行うこ
とが可能であり、ノードが追加又は削除された時点で、
自動的にネットワークの再構成を行うようになってい
る。このとき、接続されたノードの機器を自動的に認識
することができ、接続された機器のＩＤや配置は、イン
ターフェース上で管理される。

【０００６】このようなＩＥＥＥ１３９４規格に準拠し
たインターフェースの構成要素とプロトコル・アーキテ
クチャとは、図９に示すように構成される。ＩＥＥＥ１
３９４のインターフェースは、ハードウェアとファーム
ウェアとに分けることができる。

【０００７】ハードウェアは、フィジカル・レイヤ（物
理層：ＰＨＹ）と、リンク・レイヤ（リンク層）とから
構成される。フィジカル・レイヤでは、直接ＩＥＥＥ１
３９４規格の信号をドライブする。また、リンク・レイ
ヤは、ホスト・インターフェースとフィジカル・レイヤ
とのインターフェースを備える。

【０００８】ファーム・ウェアは、ＩＥＥＥ１３９４規
格に準拠したインターフェースに対して、実際のオペレ
ーションを行う管理ドライバからなるトランザクション
・レイヤと、ＳＢＭ（ＳｅｒｉａｌＢｕｓＭａｎａ
ｇｅｍｅｎｔ）と呼ばれるＩＥＥＥ１３９４規格に準拠
したネットワーク管理用のドライバからなるマネージメ
ント・レイヤとから構成される。

【０００９】さらに、アプリケーション・レイヤは、ユ
ーザの使用しているソフトウェアとトランザクション・
レイヤやマネージメント・レイヤとをインターフェース
する管理ソフトウェアからなる。

【００１０】ＩＥＥＥ１３９４規格においては、ネット
ワーク内で行われる転送動作をサブアクションと呼び、
次の２種類のサブアクションが規定されている。すなわ
ち、２つのサブアクションとして、「アシンクロナス」
と呼ばれる非同期転送モードが定義され、また、「アイ
ソクロナス」と呼ばれる転送帯域を保証した同期転送モ
ードが定義されている。また、さらに各サブアクション
は、それぞれ３つのパートに分かれており、「アービト
レーション」、「パケット・トランスミッション」、
「アクノリッジメント」と呼ばれる転送状態をとる。な
お、「アイソクロナス」モードには、「アクノリッジメ
ント」は省略されている。

【００１１】アシンクロナス・サブアクションでは、非
同期転送を行う。この転送モードにおける時間的な遷移
状態を示す図１０において、最初のサブアクション・ギ
ャップは、バスのアイドル状態を示している。このサブ
アクション・ギャップの時間をモニタすることにより、
直前の転送が終わり、新たな転送が可能か否かを判断す
る。

【００１２】そして、一定時間以上のアイドル状態が続
くと、転送を希望するノードは、バスを使用できると判
断して、バスの制御権を獲得するためにアービトレーシ
ョンを実行する。実際にバスの停止の判断は、図１１
（ａ）及び図１１（ｂ）に示すように、ルートに位置す
るノードＢが下す。このアービトレーションでバスの制
御権を得たノードは、次にデータの転送すなわちパケッ
ト・トランスミッションを実行する。データ転送後、デ
ータを受信したノードは、その転送されたデータに対し
て、その受信結果に応じたＡＣＫ（受信確認用返送コー
ド）の返送により、応答するアクノリッジメントを実行
する。このアクノリッジメントの実行により、転送が正
常に行われたことを双方ともにＡＣＫの内容によって確
認することができる。

【００１３】その後、再びサブアクション・ギャップ、
すなわちバスのアイドル状態に戻り、上述した転送動作
が繰り返される。

【００１４】また、アイソクロナス・サブアクションで
は、基本的には非同期転送と同様な構造の転送を行うの
であるが、図１２に示すように、アシンクロナス・サブ
アクションでの非同期転送よりも優先的に実行される。
このアイソクロナス・サブアクションにおけるアイソク
ロナス転送は、約８ｋＨｚ毎にルートノードから発行さ
れるサイクルスタートパケットに続いて行われ、アシン
クロナス・サブアクションでの非同期転送よりも優先し
て実行される。これにより、転送帯域を保証した転送モ
ードとなり、リアルタイム・データの転送を実現する。

【００１５】同時に、複数ノードでリアルタイム・デー
タのアイソクロナス転送を行う場合には、その転送デー
タには内容を区別するためのチャンネルＩＤを設定し
て、必要なリアルタイム・データだけを受け取るように
する。

【００１６】上述の如きＩＥＥＥ１３９４規格における
フィジカル・レイヤは、例えば図１３に示すように、物
理層論理ブロック（ＰＨＹＬＯＧＩＣ）２０１と、セ
レクタブロック（ＲＸＣＬＯＣＫ／ＤＡＴＡＳＥＬＥ
ＣＴＯＲ）２０２と、各ポート論理ブロック（ＰＯＲＴ
ＬＯＧＩＣ１，ＰＯＲＴＬＯＧＩＣ２，ＰＯＲＴＬ
ＯＧＩＣ３）２０３，２０４，２０５と、各ケーブルポ
ート（ＣＡＢＬＥＰＯＲＴ１，ＣＡＢＬＥＰＯＲＴ
２，ＣＡＢＬＥＰＯＲＴ３）２０６，２０７，２０８
と、クロック発生ブロック（ＰＬＬ）２０９とを備えて
いる。

【００１７】物理層論理ブロック２０１は、ＩＥＥＥ１
３９４規格におけるリンク・レイヤとのＩ／Ｏ制御及び
アービトレーション制御を行うもので、リンク・レイヤ
・コントローラ（ＬＩＮＫＣＯＮＴＲＯＬＬＥＲ）２
００に接続されているとともに、セレクタブロック２０
２及び各ポート論理ブロック２０３，２０４，２０５に
接続されている。

【００１８】セレクタブロック２０２は、各ケーブルポ
ート２０６，２０７，２０８に接続された各ポート論理
ブロック２０３，２０４，２０５を介して受信するデー
タＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴＡ３及びその受信ク
ロックＲＸＣＬＫ１，ＲＸＣＬＫ２，ＲＸＣＬＫ３の選
択を行うもので、物理層論理ブロック１０２及び各ポー
ト論理ブロック２０３，２０４，２０５に接続されてい
る。

【００１９】このセレクタブロック２０２は、データの
送信の場合、物理層論理ブロック２０１から送られてき
たパケットデータＤＡＴＡを全てのポート論理ブロック
２０３，２０４，２０５に送る。また、受信の場合に
は、各ポート論理ブロック２０３，２０４，２０５を介
して受信するパケットデータＤＡＴＡ１，ＤＡＴＡ２，
ＤＡＴＡ３及びその受信クロックＲＸＣＬＫ１，ＲＸＣ
ＬＫ２，ＲＸＣＬＫ３の１組を選択して、例えばケーブ
ルポート２０６を介してポート論理ブロック２０３が受
信したパケットデータＤＡＴＡ１とその受信クロックＲ
ＸＣＬＫ１とを物理層論理ブロック２０１に送る。そし
て、セレクタブロック２０２により選択されたパケット
データ、例えばポート論理ブロック２０３で受信された
パケットデータＤＡＴＡ１は、その受信クロックＲＸＣ
ＬＫ１により物理層論理ブロック２０１内のＦＩＦＯメ
モリに書き込まれる。このＦＩＦＯメモリに書き込まれ
たパケットデータは、クロック発生ブロック２０９によ
り与えられるシステムクロックＳＹＳＣＬＫにより読み
出される。

【００２０】ポート論理ブロック２０３は、ケーブルポ
ート２０６を介してアービトレーション信号ＡＲＢ１と
データＤＡＴＡ１との送受信を行うもので、ケーブルポ
ート２０６を介して送られてくるデータとそのストロー
ブ信号とから受信クロックＲＸＣＬＫ１を生成する機能
を有している。また、このポート論理ブロック２０３に
は、アービトレーション時に、アービトレーション信号
ＡＲＢ１が物理層論理ブロック２０１から送られてく
る。

【００２１】そして、データの送信時には、このポート
論理ブロック２０３は、物理層論理ブロック２０１から
セレクタブロック２０２を介して送られてくるパケット
データＤＡＴＡ１を、クロック発生ブロック２０９によ
り与えられる送信クロックＴＸＣＬＫでシリアルデータ
に変換してケーブルポート２０６から送信する。

【００２２】また、データの受信時には、このポート論
理ブロック２０３は、ケーブルポート２０６を介して受
信したパケットデータＤＡＴＡ１を、その受信クロック
ＲＸＣＬＫ１とともに、セレクタブロック２０２を介し
て物理層論理ブロック２０１に送る。そして、このポー
ト論理ブロック２０３がセレクタブロック２０２により
選択されている場合に、パケットデータＤＡＴＡ１は、
その受信クロックＲＸＣＬＫ１により物理層論理ブロッ
ク２０１内のＦＩＦＯメモリに書き込まれる。

【００２３】ポート論理ブロック２０４は、ケーブルポ
ート２０７を介してアービトレーション信号ＡＲＢ２と
データＤＡＴＡ２との送受信を行うもので、ケーブルポ
ート２０７を介して送られてくるデータとそのストロー
ブ信号とから受信クロックＲＸＣＬＫ２を生成する機能
を有している。また、このポート論理ブロック２０４に
は、アービトレーション時に、アービトレーション信号
ＡＲＢ２が物理層論理ブロック２０１から送られてく
る。

【００２４】そして、データの送信時には、このポート
論理ブロック２０４は、物理層論理ブロック２０１から
セレクタブロック２０２を介して送られてくるパケット
データＤＡＴＡ２を、クロック発生ブロック２０９によ
り与えられる送信クロックＴＸＣＬＫでシリアルデータ
に変換してケーブルポート２０７から送信する。

【００２５】また、データの受信時には、このポート論
理ブロック２０４は、ケーブルポート２０７を介して受
信したパケットデータＤＡＴＡ２を、その受信クロック
ＲＸＣＬＫ２とともに、セレクタブロック２０２を介し
て物理層論理ブロック２０１に送る。そして、このポー
ト論理ブロック２０４がセレクタブロック２０２により
選択されている場合に、パケットデータＤＡＴＡ２は、
その受信クロックＲＸＣＬＫ２により物理層論理ブロッ
ク２０１内のＦＩＦＯメモリに書き込まれる。

【００２６】ポート論理ブロック２０５は、ケーブルポ
ート２０８を介してアービトレーション信号ＡＲＢ３と
データＤＡＴＡ３との送受信を行うもので、ケーブルポ
ート２０８を介して送られてくるデータとそのストロー
ブ信号とから受信クロックＲＸＣＬＫ３を生成する機能
を有している。また、このポート論理ブロック２０５に
は、アービトレーション時に、アービトレーション信号
ＡＲＢ３が物理層論理ブロック２０１から送られてく
る。

【００２７】そして、データの送信時には、このポート
論理ブロック２０５は、物理層論理ブロック２０１から
セレクタブロック２０２を介して送られてくるパケット
データＤＡＴＡ３を、クロック発生ブロック２０９によ
り与えられる送信クロックＴＸＣＬＫでシリアルデータ
に変換してケーブルポート２０８から送信する。

【００２８】また、データの受信時には、このポート論
理ブロック２０５は、ケーブルポート２０８を介して受
信したパケットデータＤＡＴＡ３を、その受信クロック
ＲＸＣＬＫ３とともに、セレクタブロック２０２を介し
て物理層論理ブロック２０１に送る。そして、このポー
ト論理ブロック２０５がセレクタブロック２０２により
選択されている場合に、パケットデータＤＡＴＡ３は、
その受信クロックＲＸＣＬＫ３により物理層論理ブロッ
ク２０１内のＦＩＦＯメモリに書き込まれる。

【００２９】ケーブルポート２０６は、ポート論理ブロ
ック２０３から送られてきた信号でツイストペアケーブ
ルを駆動し、また、ツイストペアケーブルを介して送ら
れてきた信号をレベル変換してポート論理ブロック２０
３に送る。

【００３０】ケーブルポート２０７は、ポート論理ブロ
ック２０４から送られてきた信号でツイストペアケーブ
ルを駆動し、また、ツイストペアケーブルを介して送ら
れてきた信号をレベル変換してポート論理ブロック２０
４に送る。

【００３１】ケーブルポート２０８は、ポート論理ブロ
ック２０５から送られてきた信号でツイストペアケーブ
ルを駆動し、また、ツイストペアケーブルを介して送ら
れてきた信号をレベル変換してポート論理ブロック２０
５に送る。

【００３２】クロック発生ブロック２０９は、水晶発振
器（Ｘ’ＴＡＬ）２１０により与えられる２４．５７６
ＭＨｚのクロックから４９．１５２ＭＨｚのシステムク
ロックＳＹＳＣＬＫと９８．３０４ＭＨｚの送信クロッ
クＴＸＣＬＫとを生成する。

【００３３】フィジカル・レイヤにおけるアービトレー
ション信号の論理値は、”１”，”０”，”Ｚ”の３値
であって、次の表１及び表２に示す規則にしたがって生
成され、表３に示す規則によりデコードされる。なお、
ここで、値”Ｚ”は、ドライバの不動作状態を表す。

【００３４】ここで、２組のツイストペア線２０２のう
ち、１組のツイストペア線ＴＰＡ／ＴＰＡ^*は、ストロ
ーブ信号（Ｓｔｒｂ＿Ｔｘ）を送信するとともに、デー
タ信号（Ｄａｔａ＿Ｒｘ）を受信する。一方、もう１組
のツイストペア線ＴＰＢ／ＴＰＢ^*は、データ信号（Ｄ
ａｔａ＿Ｔｘ）を送信するとともに、ストローブ信号
（Ｓｔｒｂ＿Ｒｘ）を受信する。Ｓｔｒｂ＿Ｔｘ信号、
Ｄａｔａ＿Ｔｘ信号、Ｓｔｒｂ＿Ｅｎａｂｌｅ信号及び
Ｄａｔａ＿Ｅｎａｂｌｅ信号は、アービトレーション信
号（Ａｒｂ＿Ａ＿Ｒｘ，Ａｒｂ＿Ｂ＿Ｒｘ）を生成する
ために用いられる。

【００３５】

【表１】

【００３６】

【表２】

【００３７】

【表３】

【００３８】また、フィジカル・レイヤでは、次の表４
に示す規則を用いて、２つの送信アービトレーション信
号Ａｒｂ＿Ａ＿Ｔｘ、Ａｒｂ＿Ｂ＿Ｔｘをライン状態に
エンコードする。これらの状態は、表４に示したよう
に、親ノードに送るか又は子ノードに送るかによって異
なる意味を持っている。

【００３９】ここで、ＩＥＥＥ１３９４規格における親
子関係について説明する。ネットワークに接続された複
数のノードのうち、端（リーフ）に位置するノードが幾
つか存在する。バスリセット直後、各ノードは、自分が
リーフであるか否かを判定する。各ノードがリーフであ
るか否かの判定は、自分自身に何本のケーブルが接続さ
れているかを認識することによって行われる。すなわ
ち、１つしかポートを持たない若しくは複数のポートを
持っていても１本しかケーブルが接続されていないノー
ドは、リーフとなる。各リーフは、その接続先のノード
（親ノード）に対して問い合わせを行う。問い合わせを
受けたノードは、問い合わせのあったポートに接続され
て問い合わせてきたノードを子とし、さらに親子関係が
決まっていないポートから接続先に対して問い合わせを
行う。このようにして、ネットワーク内の親子関係が決
められる。最後に、どのポートも親となったノードがル
ートとなる。

【００４０】

【表４】

【００４１】また、フィジカル・レイヤでは、次の表５
に示す規則を用いて、補間アービトレーション信号Ａｒ
ｂ＿Ａ＿Ｔｘ、Ａｒｂ＿Ｂ＿Ｔｘをライン状態にデコー
ドする。

【００４２】

【表５】

【００４３】

【発明が解決しようとする課題】ところで、上述したＩ
ＥＥＥ１３９４規格のインターフェース装置において
は、ＩＥＥＥ１３９４規格における各データ転送速度
（以下、スピードと称し、Ｓ１００：９８．３０４Ｍｂ
ｐｓ、Ｓ２００：１９６．６０８Ｍｂｐｓ、Ｓ４００：
３９３．２１６Ｍｂｐｓと定義する。）での転送方法に
ついては、特開平１０−１６４１０７号公報にて定義さ
れている。しかしながら、これらのスピードを実現する
ための動作速度を決定するためのネゴシエーション処理
の方法については明確な定義がなされていなかった。

【００４４】また、通常のインターフェース装置におい
ては、スピードネゴシエーション処理を行い失敗した場
合に、そのリトライ動作が無限ループに陥ってしまい、
永久にその動作を繰り返してしまうといった問題があっ
た。

【００４５】一方、そのリトライ動作の回数をある値に
設定してしまうと、動作可能であるスピードでのネゴシ
エーション処理が行われずに、ネゴシエーション処理が
失敗したものとみなされてしまうこともあった。

【００４６】本発明は、このような実情に鑑みてなされ
たものであり、例えばＩＥＥＥ１３９４規格のように、
データ転送に先立ってバス使用権のアービトレーション
を行うようにしたデジタルシリアルデータのインターフ
ェース装置において、スピードのネゴシエーション処理
を、誤ったモードに陥ることなく、正確に実現するデジ
タルシリアルデータのインターフェース装置を提供する
とともに、そのデータ転送速度選択方法を提供すること
を目的とするものである。

【００４７】また、本発明は、異なるスピード転送能力
を有する光ファイバケーブルを用いて、実動作スピード
能力を意識することなく接続を可能にするデジタルシリ
アルデータのインターフェース装置及びデータ転送速度
選択方法を提供することを目的とするものである。

【００４８】さらに、本発明は、ネゴシエーション処理
を行った場合に、最大動作スピードよりも低い周波数で
ネゴシエーション処理が行われたことをユーザに知らせ
ることができるデジタルシリアルデータのインターフェ
ース装置及びデータ転送速度選択方法を提供することを
目的とするものである。

【００４９】

【課題を解決するための手段】上述した目的を達成する
本発明にかかるデジタルシリアルデータのインターフェ
ース装置は、予め設定された複数のデータ転送速度を実
現する複数の動作速度のうち、初期状態にて最も下位の
動作速度を選択し、許容される動作速度である最大動作
速度まで一段階ずつ動作速度を上げていくネゴシエーシ
ョン処理を行うデジタルシリアルデータのインターフェ
ース装置であって、動作速度を選択する速度選択処理手
段と、外部機器から受信したデータがデータ転送速度を
表す速度信号であるか否かを検出する速度信号検出手段
と、速度選択処理手段から受ける情報に基づいて速度信
号を送信する速度信号送信手段とを備え、ネゴシエーシ
ョン処理における最大動作速度が可変であって、接続さ
れる状況に応じて最大動作速度を変化させ、この最大動
作速度以下の動作速度を選択することを特徴としてい
る。

【００５０】以上のように構成された本発明にかかるデ
ジタルシリアルデータのインターフェース装置は、最大
動作速度が可変であるため、接続される状況に応じて異
なる動作速度を選択する。

【００５１】また、本発明にかかるデータ転送速度選択
方法は、予め設定された複数のデータ転送速度を実現す
る複数の動作速度のうち、初期状態にて最も下位の動作
速度を選択し、許容される動作速度である最大動作速度
まで一段階ずつ動作速度を上げていくネゴシエーション
処理を行うデータ転送速度選択方法であって、ネゴシエ
ーション処理における最大動作速度が可変であって、接
続される状況に応じて最大動作速度を変化させ、この最
大動作速度以下の動作速度を選択することを特徴として
いる。

【００５２】以上のような本発明にかかるデータ転送速
度方法は、最大動作速度が可変であることにより、接続
される状況に応じて異なる動作速度を選択することがで
きる。

【００５３】

【発明の実施の形態】以下、本発明を適用した具体的な
実施の形態について図面を参照しながら詳細に説明す
る。

【００５４】ＩＥＥＥ１３９４においては、データ転送
に先立ってバス使用権のアービトレーションを行うが、
このようなＩＥＥＥ１３９４規格においては、ノード間
のケーブル長の延長を行い、長距離転送が可能である。
まず、この長距離転送が可能なＩＥＥＥ１３９４規格
（以下、ＬｏｎｇＤｉｓｔａｎｃｅＩＥＥＥ１３９
４という。）のインターフェース装置について説明す
る。

【００５５】このインターフェース装置は、図１に示す
ように、物理層論理ブロック（ＰＨＹＬＯＧＩＣ）１
と、セレクタブロック（ＲＸＣＬＯＣＫ／ＤＡＴＡＳ
ＥＬＥＣＴＯＲ）２と、変換処理ブロック（４Ｂ／５Ｂ
ＣＯＮＶＥＲＴＥＲ＆ＡＲＢ．ＳＩＧＮＡＬＣＯ
ＮＶＥＲＴＥＲ）３と、各スクランブルブロック（ＳＣ
ＲＡＭＢＬＥ１，ＳＣＲＡＭＢＬＥ２）４Ａ，４Ｂと、
各デスクランブルブロック（ＤＥ−ＳＣＲＡＭＢＬＥ
１，ＤＥ−ＳＣＲＡＭＢＬＥ２）５Ａ，５Ｂと、各送信
ブロック（Ｐ／Ｓ１，Ｐ／Ｓ２）６Ａ，６Ｂと、各受信
ブロック（ＲＸ−ＰＬＬ１Ｓ／Ｐ，ＲＸ−ＰＬＬ２
Ｓ／Ｐ）７Ａ，７Ｂと、ポート論理ブロック（ＰＯＲＴ
ＬＯＧＩＣ）８と、アナログドライバ（ＡＮＡＬＯＧ
ＤＲＩＶＥＲ）９と、クロック発生ブロック（ＰＬ
Ｌ）１０とを備えている。

【００５６】物理層論理ブロック１は、ＩＥＥＥ１３９
４規格におけるリンク・レイヤとのＩ／Ｏ制御及びアー
ビトレーション制御を行うもので、ＩＥＥＥ１３９４規
格に準拠したリンク・レイヤ・コントローラ（ＬＩＮＫ
ＣＯＮＴＲＯＬＬＥＲ）２０に接続されているととも
に、セレクタブロック２及び変換処理ブロック３、ポー
ト論理ブロック８に接続されている。

【００５７】ここで、この物理層論理ブロック１におけ
るリンク・レイヤとのＩ／Ｏは、ＩＥＥＥ１３９４規格
と同等であり、リンク・レイヤとフィジカル・レイヤと
の通信は、データ信号ＤＡＴＡと制御信号ＣＴＲＬとに
よって行われ、これに加えてリンク・レイヤからフィジ
カル・レイヤへの送信要求としてリンク要求信号ＬＲＥ
Ｑが物理層論理ブロック１に入力される。

【００５８】この物理層論理ブロック１は、アービトレ
ーションコントローラを内蔵しており、このアービトレ
ーションコントローラによりアービトレーションプロセ
スとバスとの送受信を制御する。すなわち、パケットの
送信要求があると適切なギャップ時間後にアービトレー
ションを開始する。なお、ギャップ時間は、アービトレ
ーションの種類によって異なる。また、物理層論理ブロ
ック１は、リンク・レイヤからのパケットデータＤＡＴ
Ａをセレクタブロック２へと送り、リンク・レイヤから
のアービトレーション要求を、変換処理ブロック３及び
ポート論理ブロック８に送る。

【００５９】セレクタブロック２は、変換処理ブロック
３を介して受信するデータＤＡＴＡ１，ＤＡＴＡ２及び
その受信クロックＲＸＣＬＫ１，ＲＸＣＬＫ２、ポート
論理ブロック８を介して受信するデータＤＡＴＡ３及び
その受信クロックＲＸＣＬＫ３の１組を選択するもの
で、物理層論理ブロック１、変換処理ブロック３、各受
信ブロック７Ａ，７Ｂ及びポート論理ブロック８に接続
されている。

【００６０】このセレクタブロック２は、データの送信
の場合、物理層論理ブロック１から送られてきたパケッ
トデータＤＡＴＡを変換処理ブロック３及びポート論理
ブロック８に送る。これにより、全ての送信ポートに対
して送信データが送られる。また、受信の場合には、変
換処理ブロック３又はポート論理ブロック８を介して受
信するパケットデータＤＡＴＡ１，ＤＡＴＡ２，ＤＡＴ
Ａ３及びその受信クロックＲＸＣＬＫ１，ＲＸＣＬＫ
２，ＲＸＣＬＫ３の１組を選択し、選択したパケットデ
ータ、例えばＤＡＴＡ１とその受信クロックＲＸＣＬＫ
１とを物理層論理ブロック１に送る。そして、セレクタ
ブロック２により選択されたパケットデータ、例えば変
換処理ブロック３で受信されたパケットデータＤＡＴＡ
１は、その受信クロックＲＸＣＬＫ１により物理層論理
ブロック１内のＦＩＦＯメモリに書き込まれ、クロック
発生ブロック１０により与えられるシステムクロックＳ
ＹＳＣＬＫにより読み出される。

【００６１】変換処理ブロック３は、データの４ビット
／５ビット変換処理手段として機能するとともに、この
４ビット／５ビット変換処理において、データに割り当
てられた５ビットシンボル以外の５ビットシンボルを、
アービトレーション信号に割り当てるアービトレーショ
ン信号変換処理手段として機能する。変換処理ブロック
３は、アービトレーション時には、物理層論理ブロック
１から送られてくるアービトレーション信号ＡＲＢ．Ｓ
ＩＧＮＡＬ１，ＡＲＢ．ＳＩＧＮＡＬ２を、表６及び表
７に示すように割り当てられた１個又は２個の５ビット
シンボルに変換し、各スクランブルブロック４Ａ，４Ｂ
に送る。同時に、各デスクランブルブロック５Ａ，５Ｂ
から送られてきた５ビットのアービトレーション信号を
４ビットに変換して、物理層論理ブロック１に送る。

【００６２】

【表６】

【００６３】

【表７】

【００６４】すなわち、送信時には、表６に示すような
ＴＸ＿ＤＡＴＡ＿ＰＲＥＦＩＸとＢＵＳ＿ＲＥＳＥＴと
を除く各アービトレーションに、１シンボルを割り当
て、ＴＸ＿ＤＡＴＡ＿ＰＲＥＦＩＸには２シンボル（１
１０００１０００１）を割り当て、ＢＵＳ＿ＲＥＳＥ
Ｔには２シンボル（０００００１１１１１）を割り当
てて送信する。

【００６５】また、パケットデータの送信時には、変換
処理ブロック３は、セレクタブロック２を介して送られ
てくる４ビット信号からなるパケットデータＤＡＴＡ
１，ＤＡＴＡ２を、表８に示すように割り当てた５ビッ
ト信号に変換して、各スクランブルブロック４Ａ，４Ｂ
に送る。同時に、各デスクランブルブロック５Ａ，５Ｂ
から送られてきた５ビットの受信パケットデータを、５
ビットの信号から４ビットの信号に変換し、セレクタブ
ロック２に送る。

【００６６】

【表８】

【００６７】ここで、変換処理ブロック３における４ビ
ット／５ビット変換処理では、表８に示すように、クロ
ック成分を多く含む５ビットシンボルがパケットデータ
ＤＡＴＡ１，ＤＡＴＡ２に割り当てられている。これに
より、パケットデータＤＡＴＡ１，ＤＡＴＡ２の受信側
では、その受信クロックＲＸＣＬＫ１，ＲＸＣＬＫ２を
受信信号からＰＬＬにより確実に生成することができ
る。

【００６８】また、ＩＥＥＥ１３９４規格のアービトレ
ーションにおけるアイドル状態にＩＤＬＥ（１１１１
１）、すなわちクロック情報を最も多く含む「１１１１
１」なる５ビットシンボルを割り当てておくことによ
り、アービトレーションにおけるアイドル状態でも、受
信側のＰＬＬのロック状態を維持させておき、アービト
レーションを確実に実行することができる。

【００６９】各スクランブルブロック４Ａ，４Ｂは、パ
ケットデータの送信時に変換処理ブロック３から送られ
てくる５ビット送信信号にシフトレジスタを用いたスク
ランブル処理を施すことにより、５ビット送信信号の不
要輻射を低減している。送信ブロック６Ａ，６Ｂには、
各スクランブルブロック４Ａ，４Ｂによりスクランブル
処理が施された５ビット送信信号が送られる。

【００７０】さらに、ＩＤＬＥ（１１１１１）、ＴＸ＿
ＤＡＴＡ＿ＰＲＥＦＩＸ（１１０００１０００１）及
びＢＵＳ＿ＲＥＳＥＴ（０００００１１１１１）以外
のアービトレーション信号は、全て２ビットの「０」が
先頭となっているため、シリアル／パラレル変換後にシ
ンボルの同期をとる際、２ビットの「０」を見つけたら
それをシンボルの先頭として仮定し、それを含む５ビッ
トを１シンボルとして各アービトレーション信号を確定
することができる。ただし、ＢＵＳ＿ＲＥＳＥＴ（００
０００１１１１１）については、２ビットの「０」を
考慮しないで、連続する５ビットの「０」を受信したら
確定する。ＴＸ＿ＤＡＴＡ＿ＰＲＥＦＩＸ（１１０００
１０００１）については、その他のアービトレーショ
ン信号とは独立して検出を行う。すなわち、受信データ
を１ビットずつずらして５通りのデータ列（長さ１０ビ
ット）を用意し、ＴＸ＿ＤＡＴＡ＿ＰＲＥＦＩＸのビッ
トパターン（１１０００１０００１）と比較し、一致
したときにＴＸ＿ＤＡＴＡ＿ＰＲＥＦＩＸの受信を確定
する。パケットデータは、ＴＸ＿ＤＡＴＡ＿ＰＲＥＦＩ
Ｘの直後に連続して受信されるため、ＴＸ＿ＤＡＴＡ＿
ＰＲＥＦＩＸの受信によってパケットデータのシンボル
同期をとることができる。

【００７１】また、ＴＸ＿ＤＡＴＡ＿ＥＮＤ（０１１０
１）は、パケットデータの直後に連続して受信されるた
め、ＴＸ＿ＤＡＴＡ＿ＰＲＥＦＩＸ及びパケットデータ
と同じシンボル同期によって検出可能である。なお、Ｔ
Ｘ＿ＤＡＴＡ＿ＰＲＥＦＩＸのビットパターン（１１０
００１０００１）は、表８によって変換されるパケッ
トデータのデータ列には現れないパターンであるため、
たとえシンボル同期がとれなかったとしても、パケット
データの途中で検出されることはなく、誤ったデータの
受信は起こらない。さらに、ＴＸ＿ＤＡＴＡ＿ＰＲＥＦ
ＩＸの検出後、ＴＸ＿ＤＡＴＡ＿ＥＮＤ及びＢＵＳ＿Ｒ
ＥＳＥＴ以外のアービトレーション信号の検出は行われ
ない。

【００７２】また、各デスクランブルブロック５Ａ，５
Ｂは、スクランブルブロック４Ａ，４Ｂによるスクラン
ブル処理に対応するデスクランブル処理を受信ブロック
７Ａ，７Ｂから送られてくる５ビット受信信号に施すこ
とにより、５ビット受信信号のスクランブルを解く。変
換処理ブロック３には、各デスクランブルブロック５
Ａ，５Ｂによりスクランブルの解かれた５ビットの受信
信号が送られる。

【００７３】ここで、スクランブルブロック４Ａ，４Ｂ
及びデスクランブルブロック５Ａ，５Ｂは、各動作のオ
ンオフが切り替え設定できるようになっている。

【００７４】各送信ブロック６Ａ，６Ｂは、各スクラン
ブルブロック４Ａ，４Ｂによりスクランブル処理の施さ
れた５ビット送信信号をパラレルデータからシリアルデ
ータに変換し、さらにＮＲＺ（ＮｏｎＲｅｔｕｒｎ
ｔｏＺｅｒｏ）データからＮＲＺＩ（ＮｏｎＲｅｔ
ｕｒｎｔｏＺｅｒｏａｎｄＩｎｖｅｒｔｏｎ
ｏｎｅｓ）データに変換して送信する。

【００７５】また、各受信ブロック７Ａ，７Ｂは、受信
信号をＮＲＺＩデータからＮＲＺデータに変換し、さら
に、シリアルデータからパラレルデータに変換して５ビ
ットの受信信号を各デスクランブルブロック５Ａ，５Ｂ
に送る。また、各受信ブロック７Ａ，７Ｂは、受信した
データからＰＬＬにより受信クロックＲＸＣＬＫ１，Ｒ
ＸＣＬＫ２を生成して、セレクタブロック２に送る。

【００７６】ポート論理ブロック８は、ＩＥＥＥ１３９
４規格のフィジカル・レイヤに準拠したアービトレーシ
ョン信号ＡＲＢ．ＳＩＧＮＡＬ３とデータＤＡＴＡ３と
の送受信を行うものであって、アナログドライバ９を介
して送られてくるデータとそのストローブ信号とから受
信クロックＲＸＣＬＫ３を生成する。また、このポート
論理ブロック８には、アービトレーション時に、アービ
トレーション信号ＡＲＢ．ＳＩＧＮＡＬ３が物理層論理
ブロック１から送信されてくる。

【００７７】そして、データの送信時には、このポート
論理ブロック８は、物理層論理ブロック１からセレクタ
ブロック２を介して送られてくるパケットデータＤＡＴ
Ａ３を、クロック発生ブロック１０により与えられる送
信クロックＴＸＣＬＫでシリアルデータに変換して、ア
ナログドライバ９を介して送信する。

【００７８】また、データの受信時には、このポート論
理ブロック８は、アナログドライバ９を介して受信した
バックデータＤＡＴＡ３を、その受信クロックＲＸＣＬ
Ｋ３とともにセレクタブロック２を介して物理層論理ブ
ロック１に送る。そして、ポート論理ブロック８がセレ
クタブロック２により選択されている場合に、パケット
データＤＡＴＡ３は、その受信クロックＲＸＣＬＫ３に
より物理層論理ブロック１内のＦＩＦＯメモリに書き込
まれる。

【００７９】クロック発生ブロック１０は、水晶発振器
（Ｘ’ＴＡＬ）１１により与えられる２４．５７６ＭＨ
ｚのクロックから、４９．１５２ＭＨｚのシステムクロ
ックＳＹＳＣＬＫと９８．３０４ＭＨｚの送信クロック
ＴＸＣＬＫとを生成するようになっている。

【００８０】このような構成のインターフェース装置で
は、アービトレーション信号ＡＲＢ．ＳＩＧＮＡＬ１，
ＡＲＢ．ＳＩＧＮＡＬ２及びパケットデータＤＡＴＡ
１，ＤＡＴＡ２に対して、４ビット／５ビット変換処理
を行う変換処理ブロック３を備えることにより、５ビッ
トのコードデータとしてアービトレーション信号ＡＲ
Ｂ．ＳＩＧＮＡＬ１，ＡＲＢ．ＳＩＧＮＡＬ２及びパケ
ットデータＤＡＴＡ１，ＤＡＴＡ２を、各送信ブロック
６Ａ，６Ｂ及び各受信ブロック７Ａ，７Ｂを介して送受
信することができ、光ファイバケーブルや安価に入手可
能なＵＴＰ（ＵｎｓｈｉｅｌｄｅｄＴｗｉｓｔｅｄ
Ｐａｉｒ）ケーブルを伝送ケーブルに用いて長距離転送
を行うことができる。また、このインターフェース装置
では、さらにＩＥＥＥ１３９４規格のフィジカル・レイ
ヤに準拠したポート論理ブロック８及びアナログドライ
バ９を備えることにより、ＩＥＥＥ１３９４規格に準拠
したケーブルによる伝送路と光ファイバケーブルやＵＴ
Ｐケーブルによる伝送路との乗換えが可能である。

【００８１】すなわち、例えば図２に示すインターフェ
ース装置のように、上述した図１に示したインターフェ
ース装置における送信ブロック６Ａと受信ブロック７Ａ
とからなる送受信ブロック６７Ａに光接続モジュール
（ＯＰＦＭＯＤＵＬＥ１，ＯＰＦ：Ｏｐｔｉｃａｌ
Ｆｉｂｅｒ）３０Ａを接続することによって、この光接
続モジュール３０Ａを介して光ファイバケーブルを接続
することができる。同様に、送信ブロック６Ｂと受信ブ
ロック７Ｂとからなる送受信ブロック６７Ｂに光接続モ
ジュール（ＯＰＦＭＯＤＵＬＥ２）３０Ｂを接続する
ことによって、光接続モジュール３０Ｂを介して光ファ
イバケーブルを接続することもできる。

【００８２】光接続モジュール３０Ａ，３０Ｂは、デー
タ送信時には、送受信ブロック６７Ａ，６７ＢからのＮ
ＲＺＩの電気信号を、光信号に変換して光ファイバケー
ブルに送る。また、データ受信時には、光ファイバケー
ブルを介して送られてくる光信号を、ＮＲＺＩの電気信
号に変換して送受信ブロック６７Ａ，６７Ｂに送る。

【００８３】なお、図２に示したインターフェース装置
は、図１に示したインターフェース装置におけるポート
論理ブロック８及びアナログドライバ９を省略して、光
ファイバケーブルによる接続専用の構成となっている。
また、図１に示したインターフェース装置におけるセレ
クタブロック２及び変換処理ブロック３が１つの信号処
理ブロック２３となっている。さらに、光ファイバケー
ブルを伝送路とする場合には、不要輻射は発生しないの
で、スクランブルブロック４Ａ，４Ｂ及びデスクランブ
ルブロック５Ａ，５Ｂは、削除されている。なお、光接
続モジュール３０Ａ，３０Ｂは、長距離転送のために設
けられたものであり、ＰＭＤ（ＰｈｙｓｉｃａｌＭｅ
ｄｉａＤｅｐｅｎｄｅｎｔ）と呼ばれる。すなわち、
このＰＭＤは、外部機器との入出力インターフェースモ
ジュールとして機能するものである。

【００８４】また、例えば図３に示すインターフェース
装置のように、上述した図２に示すインターフェース装
置におけるＰＭＤである光接続モジュール３０Ａ，３０
ＢをＵＴＰ接続モジュール４０Ａ，４０Ｂに交換するこ
とにより、ＵＴＰケーブルを接続することができる。す
なわち、送受信ブロック６７Ａにケーブルトランシーバ
（ＣＡＢＬＥＴＲＡＮＳＣＥＩＶＥＲ１）４１Ａを接
続して、このケーブルトランシーバ４１Ａにパルストラ
ンス（ＰＵＬＳＥＴＲＡＮＳ１）４２Ａを介してＲＪ
４５コネクタ（ＲＪ４５ＣＯＮＮＥＣＴＯＲ１）４３
Ａを接続することによって、ＲＪ４５コネクタ４３Ａを
介してＵＴＰケーブルを接続することができる。同様
に、送受信ブロック６７Ｂにケーブルトランシーバ（Ｃ
ＡＢＬＥＴＲＡＮＳＣＥＩＶＥＲ２）４１Ｂを接続し
て、このケーブルトランシーバ４１Ｂにパルストランス
（ＰＵＬＳＥＴＲＡＮＳ２）４２Ｂを介してＵＴＰケ
ーブル接続用のＲＪ４５コネクタ（ＲＪ４５ＣＯＮＮ
ＥＣＴＯＲ２）４３Ｂを接続することによって、ＲＪ４
５コネクタ４３Ｂを介してＵＴＰケーブルを接続するこ
とができる。

【００８５】そして、ケーブルトランシーバ４１Ａ，４
１Ｂは、データ送信時には、送受信ブロック６７Ａ，６
７ＢからのＮＲＺＩ信号を、ＭＬＴ−３（Ｍｕｌｔｉｌ
ｅｖｅｌＴｒａｎｓｍｉｓｓｉｏｎ３）信号に変換
してパルストランス４２Ａ，４２Ｂに送る。また、デー
タ受信時には、パルストランス４２Ａ，４２Ｂを介して
送られてきたＭＬＴ−３信号を、ＮＲＺＩ信号に変換し
て送受信ブロック６７Ａ，６７Ｂに送る。なお、パルス
トランス４２Ａ，４２Ｂは、ケーブルトランシーバとケ
ーブルとを直流的に遮断するためのものである。

【００８６】なお、図３に示したインターフェース装置
は、ＵＴＰケーブル接続専用となっている。また、図１
に示したインターフェース装置におけるセレクタブロッ
ク２、変換処理ブロック３、各スクランブルブロック４
Ａ，４Ｂ、各デスクランブルブロック５Ａ，５Ｂが１つ
の信号処理ブロック２５となっている。

【００８７】上述したように、図１に示したインターフ
ェース装置では、接続モジュールの交換によって、光フ
ァイバケーブル又はＵＴＰケーブルを接続して、デジタ
ルシリアルデータの長距離転送を行うことができる。そ
して、スクランブルブロック４Ａ，４Ｂ及びデスクラン
ブルブロック５Ａ，５Ｂは、各動作のオンオフを切り替
え設定できるようになっているので、ＵＴＰケーブルを
接続する場合には、スクランブルブロック４Ａ，４Ｂ及
びデスクランブルブロック５Ａ，５Ｂをオンにしておく
ことにより、不要輻射を防止することができる。

【００８８】なお、上述した内容は、ＤＡＶＩＣ（Ｄｉ
ｇｉｔａｌＡｕｄｉｏ−ＶｉｓｕａｌＣｏｕｎｃｉ
ｌ）のＢａｓｅｌｉｎｅＤｏｃｕｍｅｎｔ７７Ｒ
ｅｖｉｓｉｏｎ５．０にて提案されている。

【００８９】つぎに、本発明を適用した実施の形態につ
いて説明する。この実施の形態は、図１乃至図３に示し
たインターフェース装置と同様な構成を備え、スピード
のネゴシエーション処理を正確に行うための構成を備え
たインターフェース装置である。したがって、図１乃至
図３に示したインターフェース装置と同等の部位につい
ては、同一符号を付し、その詳細な説明を省略する。

【００９０】本発明を適用した実施の形態として図４に
示すインターフェース装置は、物理層論理ブロック１
と、セレクタブロック２と、スピード信号検出ブロック
（ＳＰＥＥＤＤＥＴＥＣＴ）３Ａ及びスピード信号送
信ブロック（ＳＰＥＥＤＳＥＮＤ）３Ｂを有する変換
処理ブロック３と、各スクランブルブロック４Ａ，４Ｂ
と、各デスクランブルブロック５Ａ，５Ｂと、各送信ブ
ロック６Ａ，６Ｂと、各受信ブロック７Ａ，７Ｂと、ポ
ート論理ブロック８と、アナログドライバ９と、クロッ
ク発生ブロック１０と、水晶発振器１１と、スピードネ
ゴシエーション処理ブロック（ＳＰＥＥＤＮＥＧＯＴ
ＩＡＴＩＯＮ）１２とを備えている。

【００９１】すなわち、スピードネゴシエーション処理
を行うために、変換処理ブロック３に、スピード信号検
出ブロック３Ａと、スピード信号送信ブロック３Ｂとを
備え、さらにスピードネゴシエーション処理ブロック１
２を備えている。

【００９２】スピード信号検出ブロック３Ａは、速度信
号検出手段であり、各デスクランブルブロック５Ａ，５
Ｂを介して受信されたデータがスピード信号であるか否
かを判別する。スピード信号とは、データの転送速度を
示す信号である。スピード信号検出ブロック３Ａは、デ
ータがスピード信号であったときには、その情報を速度
選択処理手段であるスピードネゴシエーション処理ブロ
ック１２に伝える。

【００９３】スピード信号送信ブロック３Ｂは、速度信
号送信手段であり、スピードネゴシエーション処理ブロ
ック１２から受けた情報に基づいて、スピード信号を各
スクランブルブロック４Ａ，４Ｂに送出する。

【００９４】つぎに、スピードネゴシエーション処理の
シーケンスに使用される各シンボルについて説明する。
インターフェース装置においては、スピードネゴシエー
ション処理動作の際、表９に示すようなスピードコント
ロールシンボルが使用される。

【００９５】

【表９】

【００９６】ＳＳ１（１１０００１０００１１１０
０１００１１１）シンボルは、Ｓ１００からＳ２００
へとスピードを上げることを意味する。ＳＳ２（１１０
００１０００１１１００１１１００１）シンボル
は、Ｓ２００からＳ４００へとスピードを上げることを
意味する。ＳＳＲ（１１０００１０００１００１１
１００１１１）シンボルは、スピードがノードの最大
スピードである場合といったように、スピードネゴシエ
ーション処理動作を停止させたい場合に使用するもので
ある。ＳＳＡ（１１１１１）シンボルは、ＩＤＬＥ信号
を示し、ＳＳＲシンボルとセットで用いられ、互いにシ
ンボルを認識したことを確認するために使用される。な
お、ＳＳＡシンボルは、必ずしもＩＤＬＥ信号を示すも
のである必要はなく、別のユニークなシンボルが割り当
てられてもよい。また、ＩＥＥＥ１３９４規格において
は、Ｓ１００がベースレートであり、特にネゴシエーシ
ョン処理動作を必要としないため、ＳＳ０シンボルに
は、特にコードが割り当てられていない。

【００９７】以上のような構成を備えるインターフェー
ス装置は、図５に示す一連の工程により、スピードネゴ
シエーション処理動作を行う。スピードネゴシエーショ
ン処理動作は、Ｓ１００から開始される。なお、同図中
において使用される各変数については、表１０にその意
味を示す。

【００９８】

【表１０】

【００９９】インターフェース装置は、図５に示すよう
に、ケーブルが接続されると、スピードネゴシエーショ
ン処理動作を開始し、ステップＳ１において、受信用の
ＰＬＬをロックさせるために、例えば１０ｍｓの待ち時
間を設けて待機する。

【０１００】次に、インターフェース装置は、待機動作
の後、ステップＳ２において、リトライタイマ（ｒｅｔ
ｒｙＴｉｍｅｒ）をリセットし、ステップＳ３におい
て、ＰＬＬがロックされているか否かを確認する。ここ
では、リトライタイマのタイムアウト時間が１００ｍｓ
にセットされているものとする。

【０１０１】ＰＬＬがロックされていない場合に、ステ
ップＳ４において、リトライタイマが１００ｍｓを経過
してもＰＬＬがロックされない場合には、ネゴシエーシ
ョン処理ができなかったと判断し、一連の動作を終了す
る。また、ステップＳ４において、リトライタイマが１
００ｍｓを経過していないときには、ステップＳ３から
の処理を繰り返す。

【０１０２】ステップＳ３において、ＰＬＬのロックを
確認した場合には、ステップＳ５における受信信号の検
出を行う。この処理は、スピード信号検出ブロック３Ａ
によって行われ、Ｓ１００のスピードでバスリセット信
号を受信しているか否かのチェックが行われる。この処
理は、スピードネゴシエーション処理に未対応のノー
ド、すなわちＳ１００のスピードのみに対応可能なノー
ドと接続した際の検出のために行われる。ここで、Ｓ１
００のスピードのみに対応可能なノードと接続したこと
を検出した場合には、スピードネゴシエーション処理動
作は行わず、一連の処理を終了する。なお、Ｓ１００で
動作している間は、いずれの処理のタイミングでバスリ
セット信号が受信されるかが特定できないため、この受
信信号の検出処理は、Ｓ１００で動作しているときに
は、常時行われる。

【０１０３】最初の受信信号検出において、バスリセッ
ト信号を受信していなかった場合には、ステップＳ６へ
と移行し、現在の動作スピード（ＰＬＬ＿ｓｐｅｅｄ）
と最大動作スピード（ｍａｘ＿ｓｐｅｅｄ）との比較を
行う。ここで、現在の動作スピードが最大動作スピード
であった場合には、ステップＳ７以降の工程へと移行
し、そのスピードでのネゴシエーション処理を行うため
の一連の処理を行う。一方、現在の動作スピードが最大
動作スピードでない場合には、ステップＳ１５以降の工
程へと移行し、動作スピードを一段階上げるための処理
を行う。

【０１０４】まず、現在の動作スピードが最大動作スピ
ードであった場合には、ステップＳ７において、スピー
ドネゴシエーション処理ブロック１２からスピード信号
送信ブロック３Ｂに対して、ＳＳＲ信号の送信を指示
し、スピードネゴシエーション処理動作の停止を試み
る。このＳＳＲ信号の送信に対して、相手方のノードが
応答した場合には、ステップＳ８のように、相手方のノ
ードからＳＳＲ信号が送信され、相互に確認を行うこと
ができる。相手方のノードからのＳＳＲ信号を受信でき
ない場合には、ステップＳ９のように、セットしておい
たリトライタイマが１００ｍｓになるまで待機して、Ｓ
ＳＲ信号の受信の有無を確認する。この待機動作の間
に、ＳＳＲ信号を受信できたときには、ステップＳ１１
の処理へと移行する。一方、ＳＳＲ信号を受信できない
ときには、ネゴシエーション処理は失敗となり、一連の
処理を終了する。なお、ステップＳ１０において、現在
の動作スピードがＳ１００であるか否かを判別するが、
ここでは、最初の処理について説明しているので、一連
の処理が終了することになる。

【０１０５】ＳＳＲ信号を受信し、スピードネゴシエー
ション処理動作の停止が確認された場合には、そのこと
に対するＡＣＫの送信を行う。このＡＣＫによる確認動
作は、ＳＳＡ信号の送受信によって行われ、上述したＳ
ＳＲ信号の送受信処理と同様な工程を経ることにより行
われる。すなわち、ステップＳ１１において、スピード
ネゴシエーション処理ブロック１２からスピード信号送
信ブロック３Ｂに対して、ＳＳＡ信号の送信を指示し、
スピードネゴシエーション処理動作の停止を試みる。こ
のＳＳＡ信号の送信に対して、相手方のノードが応答し
た場合には、ステップＳ１２のように、相手方のノード
からＳＳＡ信号が送信され、相互に確認を行うことがで
きる。相手方のノードからのＳＳＡ信号を受信できない
場合には、ステップＳ１３のように、セットしておいた
リトライタイマが１００ｍｓになるまで待機して、ＳＳ
Ａ信号の受信の有無を確認する。この待機動作の間に、
ＳＳＡ信号を受信できたときには、スピードネゴシエー
ション処理動作を終了する。一方、ＳＳＡ信号を受信で
きないときには、ネゴシエーション処理は失敗となり、
一連の処理を終了する。なお、ステップＳ１４におい
て、現在の動作スピードがＳ１００であるか否かを判別
するが、ここでは、最初の処理について説明しているの
で、一連の処理が終了することになる。以上の工程を経
ることによって、ＡＣＫの確認が行われ、一連の処理動
作が終了する。

【０１０６】また、インターフェース装置においては、
ステップＳ６において、現在の動作スピードが最大動作
スピードでないと判別された場合には、ステップＳ１５
において、動作スピードを一段階上げることを試みる。

【０１０７】すなわち、ステップＳ１５において、スピ
ードネゴシエーション処理ブロック１２からスピード信
号送信ブロック３Ｂに対して、ＳＳ１信号の送信を指示
するようにすれば、Ｓ１００からＳ２００へとスピード
を向上させるための処理を行うことができ、ＳＳ２信号
を送信するようにすれば、Ｓ２００からＳ４００へとス
ピードを向上させるための処理を行うことができる。こ
こでは、上述した工程の延長であるため、ＳＳ１信号を
送信する場合について説明する。

【０１０８】ステップＳ１５において、ＳＳ１信号を相
手方のノードに対して送信してスピードの向上要求を行
うと、相手方のノードからもシンボルが送信されてく
る。このとき、相手方のノードもスピードを向上させる
ことに合意しているときには、相手方のノードからもＳ
Ｓ１信号が送信されてくる。したがって、ステップＳ１
６において、受信した信号がＳＳ１であるか否かを判別
し、ＳＳ１信号であった場合、すなわち、双方のノード
がＳＳ１信号を送信しているときには、Ｓ１００からＳ
２００へのネゴシエーション処理が成立したことにな
る。

【０１０９】この場合には、ステップＳ１７において、
動作スピードをＳ２００に上げて、すなわち、互いの送
信シンボルの周波数を所望の周波数に切り替え、ステッ
プＳ１からの処理を再び実行し、スピードネゴシエーシ
ョン処理動作を繰り返す。

【０１１０】ここで、相手方のノードがスピードを向上
させることに合意していない場合、例えば、当方の現在
の動作スピードが最大動作スピードではなく、相手方の
ノードの最大動作スピードであった場合には、ネゴシエ
ーション処理を停止させる必要がある。このような場合
には、相手方のノードからは、ＳＳＲ信号が送信されて
くる。したがって、ステップＳ１６において、相手方の
ノードから送信されてきた信号が、当方が送信したＳＳ
１信号と異なると判別された場合には、ステップＳ１８
において、その信号がＳＳＲ信号であるかどうかが判別
される。ここで、ＳＳＲ信号であった場合には、上述し
たステップＳ７からの処理を行い、ネゴシエーション処
理を停止させる処理を行う。一方、ＳＳＲ信号でなかっ
た場合には、ステップＳ１９において、リトライタイマ
が１００ｍｓであるか否かを判別し、１００ｍｓを経過
していないときには、ステップＳ１６からの処理を繰り
返し、１００ｍｓを経過したときには、ネゴシエーショ
ン処理が失敗したとみなされ、一連の処理を終了する。
なお、ステップＳ２０において、動作スピードがＳ１０
０であるか否かを判別するが、ここでは、動作スピード
がＳ１００のままなので、一連の処理を終了することに
なる。

【０１１１】以上の工程を経ることによって、スピード
ネゴシエーション処理動作が行われるが、この一連の処
理は、ステップＳ１０、ステップＳ１４、ステップＳ２
０からの処理が異なるのみで、動作スピードがＳ２０
０，Ｓ４００の場合についても適用される。

【０１１２】すなわち、動作スピードがＳ１００の場合
に、ネゴシエーション処理が失敗したときには、ベース
レートの失敗であるため、上述したように、ネゴシエー
ション処理を再度行わず、一連の処理を終了する。それ
以外のスピードのときには、ステップＳ２１へと移行
し、動作スピードをＳ１００として、最大動作スピード
を一段階下げ、ステップＳ１からのリトライ動作を行
う。

【０１１３】ここで、例えば、最大動作スピードがＳ４
００でのネゴシエーション処理が失敗し、Ｓ２００へと
最大動作スピードを下げる場合について説明する。

【０１１４】この場合には、最大動作スピードがＳ４０
０でのネゴシエーション処理を試みる前に、Ｓ２００で
の動作が正常に行われていることになる。したがって、
最大動作スピードをＳ４００からＳ２００へと下げるこ
とによって、前回のネゴシエーション処理において送受
信ができているスピードにおいてネゴシエーション処理
を行うことができる。しかしながら、何らかの要因によ
って、リトライ動作におけるＳ２００でのネゴシエーシ
ョン処理を行うことができなかった場合には、最大動作
スピードをＳ１００へとさらに下げ、リトライ動作を行
う。それでもなお、失敗した場合には、ベースレートで
の送受信が確立できないことになるため、ネゴシエーシ
ョン処理は失敗したことになり、一連の動作を終了す
る。

【０１１５】このように、インターフェース装置におい
ては、最大動作スピードが可変であり、この最大動作ス
ピードを一段階下げて、リトライ動作を行い、前回のネ
ゴシエーション処理において送受信が確立されたスピー
ドでネゴシエーション処理を行うことができ、失敗した
場合でも、最終的にＳ１００での失敗をすることによ
り、ネゴシエーション処理を終了することができる。し
たがって、リトライ動作が無限ループに陥ってしまうこ
とがない。

【０１１６】また、リトライ動作の回数も設定されない
ため、動作可能なスピードでのネゴシエーション処理を
行うことなく、ネゴシエーション処理が失敗したものと
みなされてしまうこともない。

【０１１７】さらに、最大動作スピードが可変であるこ
とにより、ＰＭＤの最大動作スピードに合わせた動作ス
ピードでのネゴシエーション処理を行うことができる。

【０１１８】さらにまた、フィジカル・レイヤの最大動
作スピードでネゴシエーション処理が行われなかった場
合には、例えばＬＥＤ等を点滅させるといったインディ
ケータを備えることにより、動作スピードがノードの最
大動作スピードでないことをユーザに通知することもで
きる。

【０１１９】なお、本発明は、上述した実施の形態に限
定されるものではなく、例えばリトライ動作毎に最大動
作スピードを一段階下げるのではなく、複数回のリトラ
イ動作を行う毎に最大動作スピードを下げるようにして
もよい。

【０１２０】また、本発明は、図２及び図３に示したよ
うなＰＭＤを備えたインターフェース装置に適用できる
ものであり、光接続モジュールやＵＴＰ接続モジュール
といったように、ＰＭＤが異なるものに柔軟に対応でき
るものであることはいうまでもない。

【０１２１】

【発明の効果】以上詳細に説明したように、本発明にか
かるデジタルシリアルデータのインターフェース装置
は、予め設定された複数のデータ転送速度を実現する複
数の動作速度のうち、初期状態にて最も下位の動作速度
を選択し、許容される動作速度である最大動作速度まで
一段階ずつ動作速度を上げていくネゴシエーション処理
を行うデジタルシリアルデータのインターフェース装置
であって、動作速度を選択する速度選択処理手段と、外
部機器から受信したデータがデータ転送速度を表す速度
信号であるか否かを検出する速度信号検出手段と、速度
選択処理手段から受ける情報に基づいて速度信号を送信
する速度信号送信手段とを備え、ネゴシエーション処理
における最大動作速度が可変であって、接続される状況
に応じて最大動作速度を変化させ、この最大動作速度以
下の動作速度を選択する。したがって、本発明にかかる
デジタルシリアルデータのインターフェース装置は、最
大動作速度が可変であるため、接続される状況に応じて
異なる動作速度を選択することができ、その際に無限ル
ープに陥ってしまうことがない。また、動作可能な動作
速度でのネゴシエーション処理を行うことなく、ネゴシ
エーション処理が失敗したものとみなされてしまうこと
もない。

【０１２２】また、本発明にかかるデータ転送速度選択
方法は、予め設定された複数のデータ転送速度を実現す
る複数の動作速度のうち、初期状態にて最も下位の動作
速度を選択し、許容される動作速度である最大動作速度
まで一段階ずつ動作速度を上げていくネゴシエーション
処理を行うデータ転送速度選択方法であって、ネゴシエ
ーション処理における最大動作速度が可変であって、接
続される状況に応じて最大動作速度を変化させ、この最
大動作速度以下の動作速度を選択する。したがって、本
発明にかかるデータ転送速度方法は、最大動作速度が可
変であることにより、接続される状況に応じて異なる動
作速度を選択することができる。

【図面の簡単な説明】

【図１】デジタルシリアルデータの長距離転送が可能な
インターフェース装置の構成を示すブロック図である。

【図２】同インターフェース装置の他の形態の構成を示
すブロック図である。

【図３】同インターフェース装置のさらに他の形態の構
成を示すブロック図である。

【図４】本発明にかかるデジタルシリアルデータのイン
ターフェース装置の構成を示すブロック図である。

【図５】同インターフェース装置においてスピードネゴ
シエーション処理動作を行う際の一連の工程を示す図で
ある。

【図６】ＩＥＥＥ１３９４規格における転送データの構
成を示すタイミングチャートである。

【図７】ＩＥＥＥ１３９４規格において規定されたケー
ブルの断面構造を示す模式図である。

【図８】ＩＥＥＥ１３９４規格を採用したネットワーク
の構成例を示す図である。

【図９】ＩＥＥＥ１３９４規格に準拠したインターフェ
ースの構成要素とプロトコル・アーキテクチャとを示す
ブロック図である。

【図１０】アシンクロナス転送のパケットを示す図であ
る。

【図１１】アービトレーションによるバス使用権の取得
状態を示す図である。

【図１２】アイソクロナス転送のパケットを示す図であ
る。

【図１３】ＩＥＥＥ１３９４規格におけるフィジカル・
レイヤの実際の構成例を示すブロック図である。

【符号の説明】

１物理層論理ブロック、２セレクタブロック、
３変換処理ブロック、３Ａスピード信号検出ブロ
ック、３Ｂスピード信号送信ブロック、４Ａ，４Ｂ
スクランブルブロック、５Ａ，５Ｂデスクランブ
ルブロック、６Ａ，６Ｂ送信ブロック、７Ａ，７Ｂ
受信ブロック、８ポート論理ブロック、９ア
ナログドライバ、１０クロック発生ブロック、１
２スピードネゴシエーション処理ブロック

───────────────────────────────────────────────────── フロントページの続き (72)発明者中村章東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者瀧塚博志東京都品川区北品川６丁目７番35号ソニー株式会社内 (72)発明者藤森隆洋東京都品川区北品川６丁目７番35号ソニー株式会社内Ｆターム(参考） 5K033 AA02 CB01 DA01 DA11 DB17 EC01 5K034 AA02 EE06 FF01 FF02 HH04 HH06 HH63 LL01 MM08 NN04 RR03

Claims

【特許請求の範囲】

【請求項１】予め設定された複数のデータ転送速度を
実現する複数の動作速度のうち、初期状態にて最も下位
の動作速度を選択し、許容される動作速度である最大動
作速度まで一段階ずつ動作速度を上げていくネゴシエー
ション処理を行うデジタルシリアルデータのインターフ
ェース装置であって、上記動作速度を選択する速度選択処理手段と、外部機器から受信したデータが上記データ転送速度を表
す速度信号であるか否かを検出する速度信号検出手段
と、上記速度選択処理手段から受ける情報に基づいて上記速
度信号を送信する速度信号送信手段とを備え、上記ネゴシエーション処理における最大動作速度が可変
であって、接続される状況に応じて上記最大動作速度を
変化させ、この最大動作速度以下の動作速度を選択する
ことを特徴とするデジタルシリアルデータのインターフ
ェース装置。
【請求項２】上記速度選択処理手段は、上記速度信号
検出手段により、上記最大動作速度よりも高い動作速度
を選択したことを検出した場合に、上記ネゴシエーショ
ン処理を１回又は複数回行う毎に、上記最大動作速度を
一段階下げることを特徴とする請求項１記載のデジタル
シリアルデータのインターフェース装置。
【請求項３】上記外部機器とのデータ入出力を行うた
めの入出力インターフェースモジュールを備え、上記速度選択処理手段は、物理層が許容する最大動作速
度が、上記入出力インターフェースモジュールが許容す
る最大動作速度よりも高い場合には、上記物理層の最大
動作速度を、上記入出力インターフェースモジュールが
許容する最大動作速度に設定することを特徴とする請求
項１記載のデジタルシリアルデータのインターフェース
装置。
【請求項４】上記最大動作速度よりも低い動作速度が
選択されて上記データの転送が行われたことを検知する
検知手段を備えることを特徴とする請求項１記載のデジ
タルシリアルデータのインターフェース装置。
【請求項５】バスリセット前に上記動作速度を選択す
ることを特徴とする請求項１記載のデジタルシリアルデ
ータのインターフェース装置。
【請求項６】ＩＥＥＥ１３９４ハイ・パフォーマンス
・シリアル・バス規格に準拠したリンク層に対する物理
層を構成することを特徴とする請求項１記載のデジタル
シリアルデータのインターフェース装置。
【請求項７】予め設定された複数のデータ転送速度を
実現する複数の動作速度のうち、初期状態にて最も下位
の動作速度を選択し、許容される動作速度である最大動
作速度まで一段階ずつ動作速度を上げていくネゴシエー
ション処理を行うデータ転送速度選択方法であって、上記ネゴシエーション処理における最大動作速度が可変
であって、接続される状況に応じて上記最大動作速度を
変化させ、この最大動作速度以下の動作速度を選択する
ことを特徴とするデータ転送速度選択方法。
【請求項８】上記最大動作速度よりも高い動作速度を
選択したことを検出した場合に、上記ネゴシエーション
処理を１回又は複数回行う毎に、上記最大動作速度を一
段階下げることを特徴とする請求項７記載のデータ転送
速度選択方法。
【請求項９】物理層が許容する最大動作速度が、外部
機器とのデータ入出力を行うための入出力インターフェ
ースモジュールが許容する最大動作速度よりも高い場合
には、上記物理層の最大動作速度を、上記入出力インタ
ーフェースモジュールが許容する最大動作速度に設定す
ることを特徴とする請求項７記載のデータ転送速度選択
方法。
【請求項１０】上記最大動作速度よりも低い動作速度
が選択されて上記データの転送が行われたことを検知す
ることを特徴とする請求項７記載のデータ転送速度選択
方法。
【請求項１１】バスリセット前に上記動作速度を選択
することを特徴とする請求項７記載のデータ転送速度選
択方法。
【請求項１２】ＩＥＥＥ１３９４ハイ・パフォーマン
ス・シリアル・バス規格に準拠したリンク層に対する物
理層にて上記ネゴシエーション処理を行うことを特徴と
する請求項７記載のデータ転送速度選択方法。