CN1258173A - 数字串行数据接口设备和数据传输速率选择方法 - Google Patents

Abstract

一种接口设备,其中能够正确实现速度协商而不需要知道实际工作速度容量。其包括速度协商处理块12,用于选择数据传输速度(工作速度),速度信号检测块3A,检测从外部接收的数据是否是代表传输速度的速度信号,和速度信号发送块3B,根据从速度协商处理块12接收信息发送速度信号。当速度信号检测块3A检测到已经选择高于所允许的最大工作速度的工作速度时,随着一次或多次执行协商处理时它降低最大工作速度一级,速度协商处理块12再次执行协商处理。

Description

数字串行数据接口设备和数据 传输速率选择方法

本发明涉及数字串行数据接口设备，其中总线使用权的仲裁在数据传输之前实现。本发明也涉及到应用该接口设备的数据传输速率的选择方法。

已知IEEE1394高性能串行总线标准是支持高速数据传输和针对多媒体数据传输的实时传输的接口标准，以下称为IEEE1394标准。

IEEE1394标准提供100Mbps(98.304Mbps)、200Mbps(196.608Mbps)和400Mbps(393.216Mbps)的数据传输速率，并规定具有较高阶传输速率的1394端口与较低阶传输速率兼容。这使在同一网络中允许100Mbps、200Mbps和400Mbps共存成为可能。IEEE1394标准采用将传输数据转变成两个信号的DS-Link(数据/选通链路)编码系统的传输格式，即传输数据和维持信号的选通，并且其中这两个信号进行异或以产生时钟，如图1所示。还规定了电缆结构，其中两组双绞线(信号线)102由第一屏蔽层101屏蔽和电源线103捆扎以形成电缆结构，然后由第二屏蔽层104屏蔽以产生电缆100，如图2所示。

在IEEE1394标准中，可以使用两类系统作为连接系统，即菊花链和节点分支。在菊花链系统中，最多为16个具有1394端口的设备的节点，节点之间的最长为4.5m。如果也使用节点分支，这种网络可以构成该标准所允许的最大节点数量，即能够连接63个节点(物理节点地址)，如图3所示。

此外，在IEEE1394标准中，当设备在工作时即处于接电状态，上述电缆也能够连接或断开，在某时点增加或减少节点，以便网络能够自动重构。这时能够自动确认所连接节点的设备，同时在接口上监视所连接设备的标识或排列。

符合IEEE1394标准的接口构成单元和协议结构如图4所示配置。IEEE1394标准的接口可以分成硬件和固件。

硬件由物理层(PHY)和链路层组成。物理层直接驱动IEEE1394标准的信号。链路层具有在主机接口与物理接口之间的接口。

固件由事务处理层和管理层组成，事务处理层由执行符合IEEE1394标准的接口的实际操作的管理驱动程序组成；和管理层由符合IEEE1394标准的网络管理驱动程序组成，称为串行总线管理(SEM)。

应用层由用户使用的软件和事务处理或管理层之间的管理软件接口组成。

在IEEE1394标准中，在网络中执行的传输操作称为子操作。定义了下列两个保证传输频带的子操作，即称为“异步”的异步传输模式和称为“同步”的同步传输模式。每个子操作分成三部分，和假定传输状态，称为“仲裁”、“分组传输”和“确认”。其间，在“同步”模式中省略“确认”。

在同步子操作中，实现同步传输。在表示传输模式中的暂时过渡状态的图5中，第一子操作间隙表示总线的空闲状态。监视子操作时间间隙以核实前面的传输是否立即结束和因此是否可能进行新的传输。

如果空闲状态持续得长于预设时间，要求传输的节点决定总线可以使用和因此执行仲裁以便获得总线控制权。实际上，关于总线终止的判决是由位于根部的节点B作出的，如图6A和6B所示。在仲裁中获得总线控制权的该节点然后执行数据传输，即分组传输。数据传输之后，接收数据的节点通过返回相应于接收结果的ACK(用于确认接收的返回代码)执行回答确认。通过执行确认，双方节点能够基于ACK内容确认正常传输的事实。

子操作间隙状态，即总线空闲状态，随后再次重新开始重复上述传输操作。

在同步子操作中，传输在结构上基本上与异步传输相同。可是，在同步子操作中的同步传输优先于异步子操作中的异步传输，如图7所示。这设置传输模式带有所保证的传输频带，以便实现实时数据传输。

如果在多个节点上进行实时数据的同步传输，用于区别内容的信道ID需要附加到传输数据上以仅接收所需要的实时数据。

在上述IEEE1394标准中的物理层包括一个物理层逻辑块201(PHYLOGIC)，一个选择器块(RXCLOCK/DATA SELECTOR)202，端口逻辑块(端口逻辑1、端口逻辑2和端口逻辑3)203、204、205，各个电缆端口(电缆端口1、电缆端口2和电缆端口3)206、207和208，和一个时钟发生块(PLL)209，如图8的例子所示。

物理层逻辑层201执行带有在IEEE1394标准中链路层的I/O控制和仲裁控制。它与一个链路层控制器(链路控制器)200连接，同时连接到选择器块202和各个端口逻辑块203到205。

选择器块202分别选择通过连接到端口205到207的各个端口逻辑块203到205所接收的数据DATA1，DATA2和DATA3和相关的接收时钟RXCLK1，RXCLK2和RXCLK3，并连接到物理层201和端口逻辑块203到205。

在数据传输的情况下，选择器块202发送分组数据DATA，从物理层逻辑块201发送到端口逻辑块203到205。在接收中，选择通过各个端口逻辑块203到205所接收的多组分组数据DATA1，DATA2和DATA3和接收时钟RXCLK1，RXCLK2和RXCLK3中的一组。例如，由端口逻辑块203通过电缆端口206所接收的分组数据DATA1和相关的接收时钟RXCLK1被发送到物理层逻辑块201。由选择器块202所选择的分组数据如由端口逻辑块203所接收的分组数据DATA1由接收时钟RXCLK1写入在物理层逻辑块201中的FIFO存储器中。写入FIFO存储器的分组数据通过时钟发生块209所提供的系统时钟SYSCLK读取。

端口逻辑块203在电缆端口206上发送和接收仲裁信号ARB1和数据DATA1，并具有从通过电缆端口206所发送的数据中产生接收时钟RXCLK1和其选通信号的功能。在仲裁中，该端口逻辑块203被施加了来自物理层逻辑块201的仲裁信号ARB1。

在数据传输期间，端口逻辑块203用时钟发生块209发送出的发送时钟TXCLK，将物理层逻辑块201通过选择器块202发送出的分组数据DATA1转换为串行数据，并将合成的串行数据从电缆端口206发送出。

在数据接收期间，端口逻辑块203将通过电缆端口206接收的分组数据DATA1与接收时钟RXCLK1一起发送到物理层逻辑块201。如果由选择器块202选择了该端口逻辑块203，分组数据DATA1被写入在物理层逻辑块201中的FIFO存储器中。

端口逻辑块204通过电缆端口207交换仲裁信号ARB2和数据DATA2，并具有从电缆端口207发送出的数据中产生接收时钟RXCLK2和其选通信号的功能。在仲裁期间，端口逻辑块204被施加上了来自物理层逻辑块201的仲裁信号ARB2。

在数据传输期间，端口逻辑块204通过时钟发生块209提供的发送时钟TXCLK将物理层逻辑块201通过选择器块202发送出的分组数据DATA2转变为串行数据，和将产生的串行数据通过电缆端口207发送。

在数据接收期间，该端口逻辑块204将通过电缆端口207所接收的分组数据DATA2通过选择器块202与接收时钟RXCLK2一起发送到物理层逻辑块201。如果端口逻辑块204由选择器块202所选择。分组数据DATA2通过接收时钟RXCLK2写入在物理层逻辑块201中的FIFO存储器中。

端口逻辑块205通过电缆端口208交换仲裁信号ARB3和数据DATA3，并具有从经电缆端口208发送出的数据中产生接收时钟RXLCK3和其选通信号的功能。在仲裁期间，端口逻辑块205被从物理层逻辑块201馈送。

在数据发送期间，端口逻辑块205利用时钟发生块209提供的发送时种TXCLK，将从物理层逻辑块201通过选择器块202发送出的分组数据DATA3转变为串行数据，和将转换的串行数据从电缆端口208发送。

在数据接收期间，端口逻辑块205将通过电缆端口208所接收的分组数据DATA3通过选择器块202与接收时钟RXCLK3一起发送到物理层逻辑块201。如果端口逻辑块205已经由选择器块202所选择，分组数据DATA3通过接收时钟RXCLK3写入在物理层逻辑块201内的FIFO存储器中。

电缆端口206通过从端口逻辑块203发送出的信号驱动双绞线电缆，同时将通过双绞线电缆发送的信号进行电平转换以将电平转换后的信号发送到端口逻辑块203。

电缆端口207通过从端口逻辑块204发送出的信号驱动双绞线电缆，同时将通过双绞线电缆发送的信号进行电平转换以将电平转换后的信号发送到端口逻辑块204。

电缆端口208通过从端口逻辑块205发送出的信号驱动双绞线电缆，同时将通过双绞线电缆发送的信号进行电平转换以将电平转换后的信号发送到端口逻辑块205。

时钟发生块209从晶体振荡器(X′TAL)201提供的24.576MHz的时钟中产生49.152MHz的系统时钟SYSCLK和98.304MHz的发送时钟TXCLK。

物理层中的仲裁信号具有三个逻辑值“1”、“0”和“Z”，并根据下列表1和2所示的规则产生，同时根据表3所示的规则解码。其间，值“Z”代表驱动器的非工作状态。

两组双绞线202中，一个TPA/TPA*发送选通信号(Strb_Tx)，同时接收数据信号(Dat_aRx)。另一个双绞线TPB/TPB*发送数据信号(Data_Tx)同时接收选通信号(Strb_Tx)。Strb_Tx信号，Date_Tx信号，Strb_Enable信号和Data_Enable信号用于产生仲裁信号(Arb_A_Rx，Arb_B_Rx)。

表1

发送仲裁信号A(Arb_A_Tx)	驱动器		注释
				Strb_Tx	Strb_Enable
	Z	＿＿				0	TPA驱动器，非工作
0			0	1	TPA驱动器，工作；选通，低
	1	1				1	TPA驱动器，工作；选通，高

表2

发送仲裁信号B(Arb_B_Tx)	驱动器		注释
				Data_Tx	Data_Enable
	Z	＿＿				0	TPA驱动器，非工作
0			0	1	TPA驱动器，工作；选通，低
	1	1				1	TPA驱动器，工作；选通，高

表3

比较所接收仲裁的值(Arb_n_Rx)	从端口发送仲裁信号(Arb_n_Tx)	完成仲裁信号(Arb_n)	注释
				n＝A或B，该表可用在A和B
			Z		Z	Z	如果该端口正在发送Z，接收信号等于由电缆另一端的端口发送的信号
0	Z	0
			1	Z	1
Z	0	1				如果当该端口正在发送0时，比较器接收Z，另外端口正在发送1
			0	0	0		另外端口正在发送0或Z
Z	1	1				另外端口正在发送0
			1	1	1		另外端口正在发送1

在物理层中，以线状态编码两个发送仲裁信号Arb_T_Tx和Arb_B_Tx。这些状态根据信号是否发送到父代节点和子代节点而具有不同的意义，如表4所示。

解释在IEEE1394标准中的父代-子代关系。连接到网络的多个节点中。在端点(叶)处存在若干节点。在总线重设之后，每个节点确定其本身是否是一叶。每个节点是否是叶的决定通过确认有多少电缆连接到所述叶来作出。即，只有一个端口或具有多个端口但只有一个电缆连接的这种节点变成一叶。每叶查询它所连接的节点(父节点)。已经被查询的节点连接到查询节点并选定查询节点作为子节点。父节点进一步接受来自父代-子代关系未固定的端口的查询。这就在网络中设置了父代-子代关系。端口完全变成父代的端口变成了根。

表4

仲裁结构		线状态名称	注释
				(Arb_A_Tx)	(Arb_B_Tx)
Z	Z					空闲(IDLE)	发送到表示间隔
		0	Z	TX_REQUEST	发送到父节点以请求总线
TY_GRANT	如果总线符合发送到子节点
				0	1	TX_PARENT_NOTIFY	发送到Tree_ID阶段中的父代候选节点
0	1	TX_DATA_PREFIX	在分组数据之前或所连接的子操作分组数据之间发送
				1	Z	TX_CHILD_NOTIFY	发送到子节点以实现PARENT_NOTOFY
TX_IDENT_DONE	发送到父节点以表示SELF_ID PHASE已经到端点
		1	0			TX_IDENT_END	在分组传输完成时发送
1	1			BUS_RESET	发送以便重构总线

物理层解码内插仲裁信号Arb_A_Tx和Arb_B_Tx成线状态，使用下列表5中所示的规则：

表5  由物理层所接收的仲裁信号的线状态

所接收的仲裁信号		线状态名称	注释
				(Arb_A_Rx)	(Arb_B_Rx)
Z	Z					空闲	所连接不工作的相邻节点的PHY
		Z	0	RX_PARENT_NOTOFY	所连接相邻节点的PHY大约是子节点
RX_REQUEST_CANCEL	取消请求的所连接相邻节点的PHY
				Z	1	RX_IDENT_DONE	完成自身_ID阶段子节点的PHY
0	Z	RX_SELF_ID_GRANT	父节点的PHY符合自身_ID的总线
				RX_REQUEST	子节点的PHY请求总线
		0	0			RX_ROOT_CONTENTION	子节点的PHY和所连接相邻节点大约都是子节点
RX_GRANT	父节点的PHY符合总线控制
				0	1	RX_PARENT_HANDSHAKE	父节点的PHY了解PARENT_NOTIFY
RX_DATA_END	所连接相邻节点的PHY结束数据块发送以释放总线
		1	Z			RX_CHILD_HANDSHAKE	所连接相邻节点的PHY了解TX_CHILD_NOTIFY
1	0			RX_DATA_PREFIX	所连接相邻节点的PHY试图发送分组数据或在数据块传输结束后进一步发送数据
		1	1			BUS_RESET	发送以便重构总线

其间，在IEEE1394标准的接口设备中，如上所述，在IEEE1394标准中的每个数据传输速率上的传输方法在日本公开专利H-10-164107中限定，下面称为速度并限定为S100：98.304Mbps，S200：196.608Mbps，S400：393.216Mbps。可是，并不给出关于用于确定工作速率以实现这些速度的协商处理方法的明确限定。

此外，在常规的接口设备中，如果速度协商处理失败，其再试操作进入无限循环，使得操作必须不停地重复。

另一方面，如果再试操作的次数设置为固定值，会出现不执行在可工作速度上的协商处理的情况，而认为协商处理已经失败。

因此本发明的目的是提供一种用于数字串行数据的接口设备，其中总线使用权的仲裁根据IEEE1394标准在数据传输之前实现，其中能够正确实现速度协商处理而不进入错误方式，和提供一种用于选择数据传输速率的方法。

本发明的另一个目的是提供一种用于数字串行数据的接口设备，其能够使用具有不同速度的传输容量的光缆连接，而不需要操作员(operator)意识到实际操作中的速度容量，和提供一种用于选择数据传输速率的方法。

本发明的另一个目的是提供一种用于数字串行数据的接口设备，其能够通知用户是否已经执行了协商处理，该处理已经以低于最大工作速度的频率执行。

一方面，本发明以下面的方式提供用于执行协商处理数据的接口设备，即在实现预设的多个数据传输速度的多个工作速度中，在初始状态选择最低的工作速度。随着工作速度上升逐步达到所允许工作速度的最大工作速度，其中该设备包括用于选择工作速度的速度选择装置，用于检测从外部设备接收的数据是否是代表数据传输速度的速度信号的速度信号检测装置和用于根据从速度选择装置接收的信息发送速度信号的速度信号发送装置。在协商处理中的最大工作速度是可变的。最大工作速度根据连接状态变化以选择不高于最大工作速度的工作速度。

在用于数字串行数据的接口设备中，由于最大工作速度是可变的，能够根据连接状态选择不同的工作速度。

另一方面，本发明提供以下面的方式执行协商处理的数据传输速度选择方法，即在实现预设的多个数据传输速率的多个工作速度中，在初始状态选择最低的工作速度，随着工作速度上升逐步达到所允许的工作速度的最大工作速度，在协商处理中的最大工作速度是可变的，其中该方法包括根据连接状态改变最大工作速度；和选择低于最大工作速度的工作速度。

在此数据传输速度选择方法中，由于最大工作速度是可变的，能够根据连接状态选择不同的工作速度。

此外，在最大工作速度是可变的串行数据接口设备中，也能够根据偶尔的连接状态选择不同的工作速度而不进入无限循环的危险。也不存在认为协商处理产生失败的可能性。

图1是表示IEEE1394标准中传输数据的结构的时序图；

图2是表示用于根据本发明的串行数据接口设备的电缆的截面结构的示意图；

图3是表示应用IEEE1394标准的节点的网络；

图4是表示按照IEEE1394标准和协议结构的接口的组成单元的方框图；

图5表示用于异步传输的分组；

图6A和6B表示由仲裁获得的总线使用权的状态；

图7表示用于同步传输的分组；

图8是表示在IEEE1394标准中的物理层的实际说明性结构的方框图；

图9是表示能够长距离传输数字串行数据的接口设备的结构的方框图；

图10是表示接口设备的另一个实施例的结构方框图；

图11是表示接口设备的又一个实施例的结构方框图；

图12是表示根据本发明的数字串行数据接口设备的结构的方框图；

图13是在接口设备中执行速度协商处理操作的步骤序列。

将参照附图详细说明本发明的优选实施例。

在IEEE1394标准中，在数据传输之前执行总线使用权的仲裁。在IEEE1394标准中，节点间电缆长度被延长以能够进行长距离传输。首先解释能够长距离传输(长距离IEEE1394标准)的IEEE1394标准的接口设备。

参照图9，该接口设备包括一个物理层逻辑块(PHY LOGIC)1，一个选择器块(RXCLOCK/DATA SELECTOR)2，一个转换器块(4B/5B转换器和ARB信号转变器)3，扰频块(SCRAMBLE1，SCRAMBLE2)4A，4B，解扰块(DE_SCRAMBLE1，DE_SCRAMBLE2)5A，5B，发送块(P/S1，P/S2)6A，6B，接收块(RX_PLL1S/P，RX_PLL2S/P)7A，7B，和一个端口逻辑块(PORT LOGIC)8。该接口设备也包括一个模拟驱动器(ANALOGDRIVER)9和一个时钟发生器块(PLL)10。

物理层逻辑块1针对IEEE1394标准中的链路层执行I/O控制和仲裁控制，和连接到链路层控制器(LINK CONTROLLER)20，同时连接到选择器块2，转换器块3和端口逻辑块8。

注意针对物理层逻辑块1中的链路层的I/O等同于IEEE1394标准，利用由数据信号DATA和控制信号CTRL执行的链路层与物理层之间的通信。另外，链路请求信号LREQ输入到物理层逻辑块1作为向该层发送的请求。

物理层逻辑块1包括控制在仲裁处理和总线之间的发送和/或接收的仲裁控制器。即，如果提出分组发送请求，在适当间隙时间后启动仲裁。该间隙时间随不同的仲裁类型而不同。物理层逻辑块1将来自链路层的分组数据DATA发送到选择器块2和将来自链路层的仲裁请求发送到转换器块3和端口逻辑块8。

选择器块2选择通过转换器块3接收的一组数据DATA1，DATA2和其接收时钟RXCLK1，RXCLK2、和通过端口逻辑块8接收的数据DATA3和其接收时钟RXCLK3，并连接到物理层逻辑块1，转换器块3，接收块7A，7B和端口逻辑块8。

在数据发送中，选择器块2将物理层逻辑块1发送出的分组数据DATA发送到转换器块3和端口逻辑块8。这将发送数据发送到全部发送端口。在接收中，选择器块2选择通过转换器块3或端口逻辑块8接收的一组分组数据DATA1，DATA2和DATA3和相关的接收时钟RXCLK1，RXCLK2和RXCLK3，将所选择的分组数据例如DATA1和其接收时钟RXCLK1发送到物理层逻辑块1。由选择器块2所选择的分组数据例如由转换器块3接收的分组数据DATA1通过其接收时钟RXCLK1写入物理层逻辑块1中的FIFO存储器，以便由通过时钟发生块10提供的系统时钟SYSCLK读出。

转换器块3作为数据的4比特/5比特转换器装置工作，同时作为仲裁信号转换装置工作，用于分配不同于在4比特/5比特转换中分配给数据的5比特码元的5比特码元给仲裁信号。转换器块3将物理层逻辑块1发送出的仲裁信号ARB.SIGNAL1和ARB.SIGNAL2转换为1或2个5比特码元，如表6和7所示分配，以将得到的5比特码元发送到扰频块4A，4B。同时，转换器块3将解扰块6A，6B发出的5比特仲裁信号转换为4比特信号，该信号被发送到物理层逻辑块1。

表6  分配给仲裁的发送码元

传输码元	仲裁状态
		1111	idle
00100	TX_REQUEST
		TY_GRANT
	00101		TX_PARENT_NOTIFY
11000 10001		TX_DATA_PREFIX
	00111		TX_CHILD_NOTIFY
TX_IDENY_DONE
		01101	TX_DATA_END
00000 11111	BUS_RESET

 表7  分配给接收码元的仲裁

11111	11111	IDLE
			00101	11111	RX_PARENT_NOTIFY
11111	00100	RX_REQUEST_CANCEL
			00111	11111	RX_IDENT_DONE
00100	11111	RX_SELF_ID_GRANT
			00100	11111	RX_REQUEST
00101	11010	RX_ROOT_CNTENTION
			00100	00100	RX_GRANT
00111	00101	RX_PARENT_HANDSHAKE
			01101	11111	RX_DATA_END
11111	00111	RX_CHILD_HANDSHAKE
			11000 10001	00100	RX_DATA_PREFIX
11000 10001	00111	RX_DATA_PREFIX
			11000 10001	11111	RX_DATA_PREFIX
00000 11111	(不管)	BUS_RESET

即，在发送中，每个码元分配给每个仲裁，除了TX_DATA_PREFIX和BUS_RESET，如表6所示，同时两个码元(11000 10001)和两个码元(0000011111)分别分配给TX_DATA_PREFIX和BUS_RESET。然后发送所获得的信号。

在发送分组数据中，转换器块3将4比特信号组成的、通过选择器块2发送的分组数据DATA1，DATA2转换为5比特信号，如表8中所示分配，并将5比特信号传送到扰频块4A，4B。同时，转换器块3将解扰块5A，5B发送出5比特接收分组从5比特信号状态转换为4比特信号，然后被传送到选择器块2。

表8  分配给数据的码元

十六进制	二进制	码元
			0	0000	11110
1	0001	01001
			2	0010	10100
3	0011	10101
			4	0100	01010
5	0101	01011
			6	0110	01110
7	0111	01111
			8	1000	10010
9	1001	10011
			A	1010	10110
B	1011	10111
			C	1100	11010
D	1101	11011
			E	1110	11100
F	1111	11101

在转换器块3的4比特/5比特转换中，包含大量时钟成分的5比特码元被分配给分组数据DATA1，DATA2。这允许分组数据DATA1，DATA2的接收方通过PLL从接收信号中可靠地产生相关的接收时钟RXCLK1，RXCLK2。

如果包含大量时钟信息的IDLE(11111)即5比特码元(11111)也被分配给IEEE1394标准仲裁中空闲状态，甚至在仲裁中的空闲状态中能够保持接收方PLL的锁定状态，这样就可靠地执行了仲裁。

扰频块4A，4B使用移位寄存器对转换器块3在分组数据发送期间所发送出的5比特发送信号扰频以减少发送5比特信号中不需要的辐射。由扰频块4A，4B所扰频的5比特发送信号被发送到发送块6A，6B。

注意，由于仲裁信号除了IDLE(11111)，TX_DATA_PREFIX(1100010001)和BUS_RESET(00000 11111)都由2个[0]比特开头，在跟随串/并转换之后的码元同步中发现的2比特[0]可以假设为码元前端和任何包括2个[0]比特的五比特可以通过建立每个仲裁信号的方式设置为一个码元。可是，在接收连续5比特时建立BUS_RESET(00000 11111)，而不考虑2比特[0]。注意，TX_DATA_PREFIX(11000 10011)是独立于其它仲裁信号检测的。即，接收数据被移位一比特以准备每个10比特长的五个数据串，并与TX_DATA_PREFIX的比特码型(11000 10001)相比较。在相符合的情况下，建立TX_DATA_PREFIX的接收。由于在TX_DATA_PREFIX后紧接着直接接收分组数据，能够在接收TX_DATA_PREFIX时获得分组数据的码元同步。

由于TX_DATA_END(01101)也接着分组数据后直接接收，能够与TX_DATA_PREFIX和分组数据一样通过相同的码元同步检测它。其间，比特码型(11000 10001)是表8中转换的分组数据的数据串中未出现的码型，因此，在码元同步失败的情况下，该比特码型在分组数据中途不检测，这样排除了错误的数据接收。此外，在检测TX_DATA_PREFIX后除了TX_DATA_END或BUS_RESET不检测仲裁信号。

在遇到由扰频块4A，4B执行扰频时，解扰块5A，5B对接收块7A，7B发出的5比特接收信号进行解扰，以解扰该5比特接收信号。由解扰块5A，5B所解扰的这5比特接收信号被送到转换器块3。

扰频块4A，4B和解扰块5A，5B的相应操作可以接通/切断并设置到所切换的状态。

发送块6A，6B将相应扰频块4A，4B所扰频的5比特发送信号从并行数据转换为串行数据，该数据进一步从NRZ(不归零)数据转换为NRZI(不归零反相)数据。

接收块7A，7B将接收数据从NRZI数据转换为NRZ数据并从串行数据转为并行数据以将5比特接收信号送到相应的解扰块5A，5B。接收块7A，7B也通过PLL从所接收数据中产生接收时钟RXCLK1和RXCLK2以将产生的时钟发送到选择器块2。

端口逻辑块8按照IEEE1394标准的物理层发送和/或接收仲裁信号ARB.SIGNAL3和数据DATA3，并从通过模拟驱动器9发出的数据产生接收时钟RXCLK3和其选通信号。在仲裁中，给端口逻辑块8馈送了来自物理层逻辑块1的仲裁信号ARB SIGNAL3。

在数据发送中，端口逻辑块8通过由时钟发生块10提供的发送时钟TXCLK将从物理层逻辑块1通过选择器块2发送的分组数据DATA3转换为串行数据，以将获得的串行数据通过模拟驱动器9发送。

在数据接收中，端口逻辑块8将通过模拟驱动器9所接收的分组数据DATA3与接收时钟RXCLK3一起通过选择器块2发送到物理层逻辑块1。如果由选择器块2选择了端口逻辑块8，由其接收时钟RXCLK3将分组数据DATA3写入物理层逻辑块1中的FIFO存储器中。

时钟发生块10从晶体振荡器(X′TAL)11提供的24.576MHz的时钟中产生49.152MHz的系统时钟SYSCLK和98.304MHz的发送时钟TXCLK。

利用上述具有用于执行仲裁信号ARB SIGNAL1和ARB SIGNAL2的4比特/5比特转换的转换器块3的接口设备，可以通过发送块6A，6B和接收块7A，7B发送和/或接收作为5比特编码数据的仲裁信号ARB.SIGNAL1和ARB.SIGNAL2和分组数据DATA1和DATA2，以利用光缆或低成本获得的UTP(非屏蔽双绞线对)来实现长距离传输。此外，在该接口设备中，如果该设备进一步装备了端口逻辑块8和符合IEEE1394标准的物理层的模拟驱动器9，可以在通过符合IEEE1394标准的电缆和通过光缆或UTP电缆的传输路径之间进行切换。

即，如果光连接模块(OPF MODULE1，OPF：optical fiber)30A连接到由图9所示的接口设备中的发送块6A和接收块7A构成的发射和/或接收模块67A，正如如图10所示的接口设备，可以通过光连接模块30A连接到光缆。以类似方式，如果光连接模块(OPF MODULE2)30B连接到由发送块6B和接收块7B构成的发射和/或接收模块67B，可以通过光连接模块30B连接到光缆。

在数据发送期间，光连接模块30A，30B将来自发射和/或接收模块67A，67B的NRZI电信号转换为通过光缆传送的光信号。在数据接收期间，光连接模块30A，30B将光缆上发送的光信号转换为传送到发射和/或接收模块67A，67B的NRZI电信号。

其间，如图10所示的接口设备安排用于只通过光缆连接，而省略了图9的接口设备所示的端口逻辑块8和模拟驱动器9。图9所示的接口设备中的选择器块2和转换器块3也被合并成一个单一的信号处理块23。此外，如果使用光缆作为传输路径，不产生不需要的辐射，以至扰频块4A，4B和解扰块5A，5B可以省略。其间，提供光连接模块30A，30B用于长距离传输和称为PMD(物理媒介相关)。即，该PMD作为针对外部设备的输入/输出接口模块工作。

如果UTP模块40A，40B替换光连接模块30A，30B，该模块是如图10所示的接口设备中的PMD，它可以连接UTP电缆，如在图11中所示的接口设备中。即，如果电缆收发器14A(CABLE TRANSCEIVER1)连接到发射和/或接收块67A，和RJ45连接器43A(RJ45 CONNECTOR1)通过脉冲变换器42A(PULSE TRANS1)连接到电缆收发器41A，可以通过RJ连接器43A连接UTP电缆。类似地，通过将电缆收发器41B(CABLE TRANSCEIVER2)连接到发射和/或接收块67B，和通过将用于连接到UTP电缆的RJ45连接器43B(RJ45 CONNECTOR2)连接到电缆收发器41B，可以通过RJ45连接器43B连接UTP电缆。

在数据发送期间，电缆收发器41A，41B将来自发射和/或接收块67A，67B的NRZI信号转换为发送到脉冲变换器42A，42B的MLT_3(多电平发送3)信号。在数据接收期间，电缆收发器41A，41B将通过脉冲变换器42A，42B发送的MLT_3信号转换为发送到发射和/或接收块67A，67B的NRZI信号。脉冲变换器42A，42B的作用是在涉及直流范围内切断电缆与电缆收发器。

其间，如图11所示的接口设备专用于连接UTP电缆。注意，选择器块2，转换器块3，扰频块4A，4B和解扰块5A，5B构成了一个单一信号处理块25。

在图9所示的接口设备中，通过替换连接模块连接光缆或UTP电缆以实现数字串行数据的长距离传输，进行连接模块替换。由于扰频块4A，4B和解扰块5A，5B的工作可以接通/断开并设置在切换位置，如果连接UTP电缆，扰频块4A，4B和解扰块5A，5B可以接通以禁止不需要的辐射。

上述内容在DAVIC(数字声频视频委员会)原始文件77版本5.0中提出。

下面解释本发明的一个实施例。本实施例说明一个接口设备，包括类似于图9到11中所示的接口设备的结构，并配置用于准确地实现速度协商处理。因此，与图9到11所示的接口设备相似的零部件由相同的参考数字表示，不再进行特别解释。

参照图12，该接口设备包括一个物理层逻辑块1，一个选择器块2，由速度信号检测块(SPEED DETECT)3A和速度信号发送块(SPEED SEND)3B组成的一个转换器块3，扰频块4A，4B，解扰块5A，5B，发送块6A，6B，接收块7A，7B，一个端口逻辑块8，一个模拟驱动器9，一个时钟发生块10，一个晶体振荡器11和一个速度协商处理块12(SPEEDNEGOTIATION)。

即，用于执行速度协商的接口设备包括在转换器块3中的速度信号检测块3A和速度信号发送块3B，和速度协商处理块12。

速度信号检测块3A是速度信号检测装置并判定由解扰块5A，5B所接收的数据是否是速度信号。该速度信号是表示数据传输速率的信号。如果该数据是速度信号，速度信号检测块3A将信息发送到速度协商处理块12，该块是速度选择装置。

速度信号发送块3B是速度信号发送装置，并根据从速度协商处理块12接收的信息将速度信号发送到扰频块4A，4B。

解释用于速度协商处理序列中的各个码元。在接口设备中，在速度协商处理操作中使用表9所示的速度控制码元。

表9  速度控制码元

SSO	没有代码
		SS1	11000 10001 11001 00111
SS2	11000 10001 11001 11001
		SSR	11000 10001 00111 00111
SSA	IDLE(见表6)

码元SS1(1100 10001 11001 00111)表示速度从S100上升到S200。码元SS2(11000 10001 11001 11001)表示速度从S200上升到S400。当需要停止速度协商处理操作时使用码元SSR(11000 10001 00111 00111)，就象当速度为节点的最大速度时。码元SSA(11111)表示一个空闲信号，与码元SSR作为一组使用，以核实相互码元识别的状态。其间，由于任何其它独特的码元可以分配给它，不必用SSA码元表示空闲信号。在IEEE1394标准中，S100也是基本速率，并且不需要协商处理，不分配特定的码给码元SS0。

具有上述结构的接口设备通过图13所示的操作序列实现速度协商处理。该速度协商处理操作从步骤S100开始。在图13中使用的变量的含义在表10中说明。

 表10  用于速度协商的变量

tx_speed	指示发送速度码元SS0，SS1，SS2，SSR或SSA
		rx_speed	指示接收速度码元SS0，SS1，SS2，SSR或SSA
PLL_speed	当前PLL工作频率S100，S200或S400
		retry timer	用于再试检测的定时器

如图13所示，如果电缆连接正确，速度协商处理操作开始。在步骤S1，提供了例如10毫秒的备用时间以便为接收锁定PLL。

在备用操作后，接口设备在步骤S2复位再试定时器(Retry Timer)，在步骤S3检查是否PLL被锁定。假设再试定时器的超时时间设置为100毫秒。

当PLL没有锁定时，甚至设置的再试定时器上的100毫秒时间过去后如果PLL在步骤S4没有锁定，给出决定协商处理已经产生失败以终止操作序列。在步骤S4，如果在再试定时器上设置的100毫秒没有过去，处理从步骤S3重复。

在步骤S3，如果PLL锁定已经核实，在步骤S5检测接收信号。该处理由速度信号检测块3A执行。特别地，检查是否以S100的速度正接收总线复位信号。执行该处理以检测到不适应速度协商处理的节点的连接，该节点是只能够适应S100速度。如果到只能够适应S100速度的节点的连接被检测到，终止操作序列而不执行速度协商处理。其间，如果操作是以S100速度，不能确定以哪个处理定时接收总线复位信号。因此，如果操作是以S100速度，总是检测到这个接收信号。

如果在初试信号检测中没有接收到总线复位信号，处理转移到步骤S6以将当前工作速度(PLL_speed)与最大工作速度(max_speed)比较。如果工作速度是最大工作速度，处理转移到步骤S7和下面的步骤以执行在此速度上执行协商处理操作的序列。相反地，如果当前工作速度不是最大工作速度，处理转移到步骤S15和下面的步骤以提升工作速度一级。

如果当前工作速度是最大工作速度，首先从速度协商处理块12向速度信号发送块3B命令SSR信号的发送以试图终止速度协商处理。如果相对应节点(counterpart node)回答了所发送的SSR信号，该SSR信号从相对应节点发送出，如在步骤S8，这样实现相互识别。如果来自相对应节点的SSR信号不能被接收，该块等待直到100毫秒再试定时器设置超时以核实可能出现的SSR信号。如果在备用时间中已经接收了SSR信号，处理转移到步骤S11。如果在备用时间中没有接收到SSR信号，速度协商处理已经失败和处理操作序列中断。虽然在步骤S10检查了当前工作速度是否是S100，因为在此第一处理不符合(at issue)而操作序列结束。

如果接收到SSR信号，和速度协商处理操作已经被核实已结束，对该结果的ACK被发送。如上所述通过发送和/或接收SSA信号，通过发送和/或接收SSR信号核实操作的ACK发生。即，在步骤S11，从速度协商处理块12向速度信号发送块3B命令发送SSA信号以试图中断速度协商处理。如果相应的节点回答了所发送的SSA信号，来自所对应节点的SSA信号被发送，如同在步骤速度协商处理块12，这样保证相互识别。如果不能接收来自相对应节点的SSA信号，该块等待直到再试定时器上设置的100毫秒超时以核实可能出现的SSA信号接收。如果在备用时间期间接收了SSA信号，速度协商处理被终止。如果没有接收SSA信号，协商处理发生失败以至处理序列结束。虽然在步骤S14检查了当前工作速度是否是S100，因为在此第一处理不一致操作序列结束。通过上述操作序列，执行了ACK识别以终止处理操作序列。

在接口设备中，如果在步骤S6核实当前工作速度不是最大工作速度，在步骤S16试图将工作速度提升一级。

即，如果在步骤S15命令将SS1信号从速度协商处理块12发送到速度信号发送块3B，有可能实现将速度从S100提升到S200的处理。如果发送SS2信号，有可能实现将速度从S200提升到S400的处理。由于现在的处理是上述处理的扩展，假设在此发送了SS1信号。

在步骤S15，如果发送了SS1信号到相对应节点以请求提速，相对应节点送回一个码元。如果相对应节点同意提速，它发送SS1信号。这样，在步骤S15，检查所接收的信号是否是SS1。如果所接收的信号是SS1，即如果两方节点发送了SS1信号，从S100到S200的协商处理是有效的。

在此情况下，在步骤S17工作速度增加到S200，即，互逆的传输码元频率被切换到所需要的值，和再执行从步骤S1处理以重复速度协商处理。

如果相对应节点不同意提速，例如，这一方节点的当前工作速度不是最大工作节点，对应节点的速度是最大工作节点，必需停止协商处理。在此情况下，从相对应节点发送出SSR信号。这样，如果在步骤S16发现从相对应节点发出的信号不同于从这一方节点发出SI信号，在步骤S18检查该信号是否是SSR信号。如果确定该信号是SSR信号，从步骤S7执行处理以中断协商处理。如果该信号确定不是SSR信号，在步骤S19检查再试定时器是否达到100毫秒。如果没有超过100毫秒，重复从步骤S16开始的处理。如果已经超过100毫秒，认定协商处理已经失败和终止操作序列。在步骤S20，核实工作速度是否是S100。由于在此工作速度在S100而没有改变，操作序列被终止。

即，如果以S100的工作速度，协商处理失败，它是由基本速率引起的失败。因此，不再执行协商处理和终止操作序列。如果速度不是S100，处理转移到步骤S21，在那里工作速度设置为S100和最大工作速度被降低一级以执行从步骤S1开始的再试操作。

在下列解释中，假设在最大工作速度S400的协商处理已经失败，和最大工作速度不得不降低到S200。

在此情况下，以最大工作速度S400尝试协商处理之前正常工作在200。因此，如果最大工作速度从S400降低到S200，可以以在前面的协商处理中发送和/或接收能够执行的速度执行协商处理。可是，如果因为某些原因没有在再试操作中作出在S200的协商处理，最大工作速度进一步降低到S100以实现再试操作。如果处理仍然失败，不能以基本速率建立发送和/或接收并因此导致协商处理失败。因而，操作序列被终止。

这样，在接口设备中，最大工作速度是可变的，以便有可能降低最大工作速度一级以实现再试操作，以便能够以在前面协商处理中建立发送和/或接收的速度实现协商处理。如果该处理失败，该失败最终在S100上以致协商处理可被终止。这样，没有再试操作进入无限循环的危险。

由于没有设置再试操作的次数，不执行可工作速度上的协商处理，同时不认为协商处理已失败。

另外，由于最大工作速度是可变的。能够以PMD的最大工作速度相匹配的工作速度执行协商处理。

如果提供指示器产生如图12所示的LED50的闪烁，假如还没有以物理层的最大工作速度执行协商处理，用户可以获知工作速度不是节点的最大工作速度的情况。

本发明不限于上述特定实施例。例如，每次实现多次再试操作时能够降低最大工作速度，而非在每个再试操作时降低最大工作速度一级。

本发明也可以应用在具有如图10和11所示的具有PMD的接口设备中。特别地，本发明可以灵活地应用在各种带有不同PMD的接口设备中，如光连接模块或UTP连接模块。

Claims (18)

1.一种数据接口设备，以如下方式执行协商处理实现多个预设数据传输速度中的多个工作速度，在初始状态选择最低工作速度，工作速度一步步提升达到工作速度所允许的最大工作速度，包括：

速度选择装置，用于选择所述工作速度；

速度信号检测装置，用于检测从外部设备接收的数据是否是代表所述数据传输速度的一个速度信号；和

速度信号发送装置，基于从所述速度选择装置接收的信息发送速度信号；

在所述协商处理中的最大工作速度是可变的；

所述最大工作速度根据连接状态改变以选择不高于所述最大工作速度的一个工作速度。

2.根据权利要求1的数据接口设备，其中如果所述速度信号选择装置检测到工作速度的选择高于所述最大工作速度，每次执行协商处理时所述速度选择装置将所述最大工作速度降低一级。

3.根据权利要求1的数据接口设备，进一步包括：

一个输入/输出接口模块，用于所述外部设备的数据输入/输出；其中

如果由物理层所允许的最大工作速度高于由所述输入/输出接口模块所允许的最大工作速度，所述速度选择装置设置所述物理层的最大工作速度到所述输入/输出接口模块所允许的最大工作速度。

4.根据权利要求1的数据接口设备，进一步包括：

检测装置，用于检测已经选择低于所述最大工作速度的一个工作速度和在所选择工作速度上已经执行数据传输。

5.根据权利要求4的数据接口设备，进一步包括：

通知装置，如果所述检测装置已经检测到低于所述最大工作速度的一个工作速度和以所选择的工作速度已经执行了数据传输，用于通知已经选择低于最大工作速度的该工作速度。

6.根据权利要求5的数据接口设备，其中所述通知装置是一个LED。

7.根据权利要求1的数据接口设备，其中在总线复位之前选择所述工作速度。

8.根据权利要求1的数据接口设备构成符合IEEE1394高性能串行总线标准的用于链路层的一个物理层。

9.根据权利要求1的数据接口设备，其中所述数据是数字串行数据。

10.一种数据传输速度选择方法，用于以如下方式执行协商处理实现多个预设数据传输速度的多个工作速度，在初始状态选择最低工作速度，工作速度一步步提升达到工作速度所允许的最大工作速度，包括：

根据连接状态改变所述最大工作速度；和

选择低于所述最大工作速度的一个工作速度。

11.根据权利要求10的数据传输速度的选择方法，其中

如果检测到已经作出高于所述最大工作速度的工作速度的选择，每当一次或多次执行所述协商处理时每次将所述最大工作速度降低一级。

12.根据权利要求10的数据传输速度的选择方法，其中

如果由物理层所允许的最大工作速度高于由负责对外部设备数据输入/输出的输入/输出接口模块所允许的最大工作速度，所述物理层的所述最大工作速度设置为由所述输入/输出接口模块所允许的最大工作速度。

13.根据权利要求10的数据传输速度的选择方法，其中

检测已经选择低于所述最大工作速度的一个工作速度和以所选择的工作速度执行数据传输。

14.根据权利要求10的数据传输速度的选择方法，还包括：

如果检测到选择低于所述最大工作速度的工作速度和以所选择的工作速度实现数据传输，则通知已经选择低于所述最大工作速度的工作速度。

15.根据权利要求14的数据传输速度的选择方法，其中由一个LED通知选择低于所述最大工作速度的工作速度。

16.根据权利要求10的数据传输速度的选择方法，其中在总线复位之前选择所述工作速度。

17.根据权利要求10的数据传输速度的选择方法，其中在用于链路层的符合IEEE1394高性能串行总线标准的物理层上执行所述协商处理。

18.根据权利要求10的数据传输速度的选择方法，其中所述数据是数字串行数据。

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