JP2001308883A

JP2001308883A - 通信制御回路

Info

Publication number: JP2001308883A
Application number: JP2000125453A
Authority: JP
Inventors: Shuji Matsuo; 周治松尾; Sei Tanaka; 聖田中
Original assignee: Renesas Micro Systems Co Ltd
Current assignee: Renesas Micro Systems Co Ltd
Priority date: 2000-04-26
Filing date: 2000-04-26
Publication date: 2001-11-02
Anticipated expiration: 2020-04-26
Also published as: JP3450274B2; US6914884B2; TWI222286B; US20010036227A1

Abstract

(57)【要約】【課題】ＰＨＹ回路を含む通信制御回路の動作テストを
ＬＳＩテスタ上で、容易に、実動作と同等の高速動作で
行える通信制御回路を提供する。【解決手段】自己診断回路を有し、正常動作するかどう
かをテストするためのテストデータを生成するテストデ
ータ生成手段と生成されたテストデータから期待値を生
成する期待値データ生成手段と出力ドライバとレシーバ
を介して内部に帰還してきたテストデータと期待値デー
タとを比較をする比較手段とアービトレーション信号線
を切り換えるアービトレーション切り換え手段から構成
されＰＨＹ回路を含む通信制御回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信制御回路に関
し、特に、ＩＥＥＥ（ＩｎｓｔｉｔｕｔｅｏｆＥｌｅ
ｃｔｒｉｃａｌａｎｄＥｌｅｃｔｒｏｎｉｃＥｎ
ｇｉｎｅｅｒｓ）１３９４の規格に準拠したＰｈｙｓｉ
ｃａｌｌａｙｅｒＤｒｉｖｅｒ回路（ＰＨＹ回路）
を含む通信制御回路に関する。

【０００２】

【従来の技術】近年、コンピュータ・インターフェース
として、パーソナル・コンピュータ周辺機器用バス規格
が種々開発されており、こうしたパーソナル・コンピュ
ータ周辺機器用バス規格としては、例えば、ＩＥＥＥ
（ＩｎｓｔｉｔｕｔｅｏｆＥｌｅｃｔｒｉｃａｌ
ａｎｄＥｌｅｃｔｒｏｎｉｃＥｎｇｉｎｅｅｒｓ）
１３９４の規格に準拠したバスまたはＵＳＢ（Ｕｎｉｖ
ｅｒｓａｌＳｅｒｉａｌＢｕｓ：ユニバーサル・シリ
アル・バス）がある。

【０００３】ＩＥＥＥ１３９４の規定およびＰＨＹ回路
の機能を簡単に説明すると、ＩＥＥＥ１３９４規格で
は、コネクタの物理的な規格、電気的な規格、最も基本
的な信号のやり取りに関して定義している。

【０００４】ＩＥＥＥ１３９４シリアルバスのレイヤ構
造は、トランザクションレイヤ、リンクレイヤ（以下、
ＬＩＮＫと称す）および物理レイヤ（以下、ＰＨＹと称
す）の３つのレイヤからなり、ＰＨＹの役割は、ＬＩＮ
Ｋが使用する論理的な記号を電気信号に変換することで
ある。

【０００５】また、電気的なインターフェイスだけでな
く、ケーブルやコネクタなどの機械的なインターフェイ
スも規定されている。ＰＨＹの主な機能として、パケッ
トの送受信、アービトレーション（調停）および電気的
物理的インターフェイスの３つが挙げられる。

【０００６】パケット送信中のＩＥＥＥ１３９４シリア
ルバス上では、１つのＰＨＹ回路のみがデータ送信を実
行している。

【０００７】この半２重の通信モードは、データ信号
（Ｄａｔａ）とストローブ信号（Ｓｔｒｏｂｅ）の２対
の差動信号を使用して行われ、ストローブ信号は、デー
タ信号の奇数ビットを反転させ生成する。この方式をＤ
ａｔａ−Ｓｔｒｏｂｅ符号化方式という。

【０００８】この方式によれば、データラインに同じ信
号が続き、データラインのレベルが一定となった場合で
もストローブ信号が変化することにより、データが連続
していることを表す。また、Ｄａｔａ−Ｓｔｒｏｂｅ符
号化方式の場合のクロックは、データとストローブライ
ンを排他論理和処理することにより得られる。

【０００９】アービトレーションとは、各ポートがシリ
アルバスを使用する権利を割り振るための方法であり、
ＩＥＥＥ１３９４シリアルバスが採用するアービトレー
ション方法では、アービトレーション期間後には、ひと
つのポートだけがデータを送っていることを保証する。

【００１０】ＰＨＹ回路は、パケット送受信で用いるポ
ート（接続端子）を複数個持つことができる。ケーブル
環境下では、各ＰＨＹ回路のポート同士を１対１のケー
ブルで接続する。

【００１１】ポートとケーブルは、トライステートの低
電圧電流モードの差動アンプで駆動される。信号は、ト
ライステート、つまり、「０」と「１」、「Ｚ」の３つ
状態になる。そして、「Ｚ」は駆動していないか、アイ
ドル状態になっているかを意味する。

【００１２】通常のデータ転送中は、１度にひとつのポ
ートが２組の信号線を個別に「０」または「１」に駆動
する。ケーブルは２組のツイストペアの信号線を有し、
電源を供給する１組の電源線を有する６芯、または電源
線を有さない４芯がある。図４に、ＩＥＥＥ１３９４に
準拠したケーブルの断面図を示す。

【００１３】この図４は、６芯のケーブルを示したもの
で、この６芯のケーブルは、ツイストペア信号Ｔｐａと
ツイストペア信号Ｔｐｂと電源ＶＧがそれぞれ２本ずつ
有している。

【００１４】図５に、ケーブル駆動のＰＨＹ回路のポー
トブロックを示す。

【００１５】ケーブル駆動ブロック５００は、ドライバ
（Ｄｒｉｖｅｒ５０２）、レシーバ（Ｒｅｃｅｉｖｅｒ
５０３）、アービトレーションコンパレータ（５０４、
５０５）などで構成され、ケーブル駆動ブロック５２０
は、ドライバ（Ｄｒｉｖｅｒ５２２）、レシーバ（Ｒｅ
ｃｅｉｖｅｒ５２３）、アービトレーションコンパレー
タ（５２４、５２５）などで構成される。

【００１６】図５に示した様に、前述したツイストペア
Ａ（Ｔｐａ）とツイストペアＢ（Ｔｐｂ）の２組のツイ
ンペア信号と電源線ＶＧがインターフェースとなる。

【００１７】ＩＥＥＥ１３９４通信の１つである非同期
転送の場合、送信ＰＨＹは、ＬＩＮＫの転送要求（Ｒｅ
ｑｕｅｓｔ）により、パケットデータ信号の最初に送信
開始を示す送信データプリフィックス（Ｔｘ＿ｄａｔａ
＿ｐｒｅｆｉｘ）というアービトレーション・コードを
示す信号と、パケットデータ信号の最後に送信完了を示
す送信データエンド（Ｔｘ＿ｄａｔａ＿ｅｎｄ）という
アービトレーション・コードを示す信号を付加する。

【００１８】ケーブルで接続された受信ＰＨＹ回路で
は、転送されてきたパケットデータの最初にあるアービ
トレーション・コードを示す信号を受け、受信開始を示
す受信データプリフィックス（Ｒｘ＿ｄａｔａ＿ｐｒｅ
ｆｉｘ）の信号と判断し、受信回路活性化して、データ
を受信する。

【００１９】また、転送されてきたパケットデータの最
後にあるアービトレーション・コードを示す信号を受
け、受信完了を示す受信データエンド（Ｒｘ＿ｄａｔａ
＿ｅｎｄ）と判断し、受信回路を非活性化して、パケッ
トデータの受信を終了する。

【００２０】図６は、送信時に流れるパケットデータ信
号を示したタイミングチャートである。図７は、受信時
に流れるパケットデータ信号を示したタイミングチャー
トである。また、図９は、送信アービトレーションコー
ドを示したもので、図１０は、受信アービトレーション
コードを示したものである。この図６に示す様に、送信
するパケットデータに付加された信号が、ストローブ信
号Ｓｔｒｂ＿Ｔｘ（Ａｒｂ＿ａ）で「０」、データ信号
Ｄａｔａ＿Ｔｘ（Ａｒｂ＿ｂ）で「１」である場合、ラ
インの状態は、Ｔｘ＿Ｄａｔａ＿Ｐｒｅｆｉｘとなる
（図９参照）。

【００２１】また、送信するパケットデータに付加され
た信号が、ストローブ信号Ｓｔｒｂ＿Ｔｘ（Ａｒｂ＿
ａ）で「１」、データ信号Ｄａｔａ＿Ｔｘ（Ａｒｂ＿
ｂ）で「０」であるので、図９に示す様に、Ｔｘ＿Ｄａ
ｔａ＿ｅｎｄとなる。

【００２２】受信側では、パケットデータに付加された
信号が、Ａｒｂ＿ａで「０」、Ａｒｂ＿ｂで「１」の場
合、図１０に示す様に、ラインの状態は、Ｒｘ＿Ｄａｔ
ａ＿ｅｎｄとなる。また、パケットデータに付加された
信号がＡｒｂ＿ａで「１」、Ａｒｂ＿ｂで「０」の場
合、図１０に示す様に、ラインの状態はＲｘ＿Ｄａｔａ
＿Ｐｒｅｆｉｘとなる。

【００２３】次に、一般的なＰＨＹ回路を図面を参照し
て説明する。図１１は、一般的なＰＨＹ回路を示したブ
ロック図である。

【００２４】図１１を参照すると、ＰＨＹ回路１１００
は、ケーブル駆動ブロック１１２９と、送信ブロック１
１１５と、受信ブロック１１２０と、バス調停ブロック
１１１９と、ＬＩＮＫインターフェースブロック１１１
１と、ローカルクロック生成回路１１０５と、Ｐ／Ｓ回
路（１１２３、１１２４）と、Ｓ／Ｐ回路１１２５と、
クロック再生回路１１２８とから構成される。

【００２５】バス調停ブロック１１１９は、ＬＩＮＫイ
ンターフェースブロック１１１１からのアービトレーシ
ョンの要求に対する対応と各ポートの管理と制御、およ
びバスのリセットとコンフィグレーションを行う。

【００２６】受信ブロック１１２０は、バスから送信さ
れたデータを取り込み、データを同期させる。

【００２７】送信ブロック１１１５は、ＬＩＮＫインタ
ーフェースブロック１１１１からのデータと他ＰＨＹ回
路からのリピートデータとの切り換えを行う。さらにデ
ータ信号を元にしてストローブ信号も生成する。

【００２８】ＬＩＮＫインターフェースブロック１１１
１は、ＬＩＮＫ回路（図示せず）とＰＨＹ回路１１００
間のパケットデータとアービトレーションのやり取りを
行う。ケーブル駆動ブロック１１２９は、ドライバー回
路（１１３０、１１３４）と、レシバー回路（１１３
１、１１３５）と、アービトレーションコンパレータ
（１１３２、１１３６）等の低電圧電流回路で構成され
る。

【００２９】アービトレーションコンパレータ（１１３
２、１１３６）（以下、Ａｒｂ＿Ｃｏｍｐと略記する）
は、送信、受信されるパケットデータの最初と最後に付
加されたアービトレーション信号を検出し、そして比較
する。

【００３０】その比較結果として、Ａｒｂ＿Ｃｏｍｐ
（１１３２、１１３６）は、バス調停ブロック１１１９
を制御するアービトレーション制御信号（Ａｒｂ＿ａ、
Ａｒｂ＿ｂ）を出力する。

【００３１】ドライバ回路（１１３０、１１３４）は、
パケットデータの送信、レシーバー回路（１１３１、１
１３５）は、パケットデータの受信を行う。

【００３２】再度、図１１を参照して、ＰＨＹ回路１１
００の転送動作を説明する。

【００３３】ＬＩＮＫ回路（図示せず）から送られてき
た転送命令は、ＰＨＹ回路のＬＩＮＫインターフェース
ブロック１１１１で受け、バス調停ブロック１１１９に
送り、ＰＨＹ回路はデータを送信するアービトレーショ
ンコード（Ｔｘ＿Ｄａｔａ＿ｐｒｅｆｉｘ）を起こし、
バス使用権利が獲得できれば、ＬＩＮＫ回路から入力さ
れたパケットデータ信号１１０１を送信ブロック内のＤ
ａｔａ−Ｓｔｒｏｂｅ符号化回路１１１７に取り込み、
ストローブ信号を生成する。

【００３４】このＤａｔａ−Ｓｔｒｏｂｅ符号化回路１
１１７は、データ信号の奇数ビットを反転させて、スト
ローブ信号を生成する（Ｄａｔａ−Ｓｔｒｏｂｅ符号化
方式）。

【００３５】図１２にＤａｔａ−Ｓｔｒｏｂｅ符号化回
路と図１３にＤａｔａ−Ｓｔｒｏｂｅ符号化タイミング
チャートを示す。

【００３６】生成されたストローブ信号Ｓｔｒｂ＿Ｔｘ
は、Ｐ／Ｓ回路１１２３でパラレルデータからシリアル
データに変換され、ツイストペアＡ（Ｔｐａ）から出力
される。またデータ信号Ｄａｔａ＿Ｔｘも、Ｐ／Ｓ回路
１１２４でパラレルからシリアルに変換されて、ツイス
トペアＢ（Ｔｐｂ）から出力される。

【００３７】一方、ケーブルで接続されたもう片方のＰ
ＨＹ回路は、ケーブルによってツイストペアＡ（Ｔｐ
ａ）が送信側のツイストペアＢ（Ｔｐｂ）に、ツイスト
ペアＢ（Ｔｐｂ）は送信側のツイストペアＡ（Ｔｐａ）
と接続されているので、送信されたＴｘ＿Ｄａｔａ＿ｐ
ｒｅｆｉｘが、データを受信するアービトレーション
（Ｒｘ＿Ｄａｔａ＿ｐｒｅｆｉｘ）に変わり、ツイスト
ペアＡ（Ｔｐａ）から入力されたデータＤａｔａ＿Ｒｘ
が受信ブロック１１２０のＳ／Ｐ回路１１２５に入力さ
れ、クロック再生回路１１２８でデータ信号Ｄａｔａ＿
Ｒｘとストローブ信号Ｓｔｒｂ＿Ｒｘを排他論理和後、
分周処理されて生成した再生クロックによってＦＩＦＯ
回路１１２２に取り込み、読み出しによりデータが再同
期化され、送信ブロック１１１５に送られる。

【００３８】もし、ＰＨＹが複数個のポートを持ってい
れば、他の接続されるＰＨＹにバスを介してデータをリ
ピートする。この様に、データはバケツリーレーの様に
転送される。

【００３９】また、送信するＰＨＹのツイストペアＡ
（Ｔｂａ）のドライバ１１３０、及びツイストペアＢ
（Ｔｐｂ）のドライバ１１３４から送信されたパケット
データは、レシーバ（１１３１、１１３５）を介して内
部に帰還されるが、Ａｒｂ＿Ｃｏｍｐ１１３２の出力信
号であるアービトレーション制御信号Ａｒｂ＿ａ、Ａｒ
ｂ＿Ｃｏｍｐ１１３２の出力信号であるアービトレーシ
ョン制御信号Ａｒｂ＿ｂは、Ｄａｔａ＿ｅｎｄを示し、
バス調停ブロック１１１９を制御し、ＦＩＦＯ１１２２
を非活性状態にするので、パケットデータ送信時にパケ
ットデータが帰還することを防ぐ。すなわち、ひとつの
ポートで送信と受信を同時にすることはできない。

【００４０】図１４にアービトレーション制御信号とバ
ス調停回路の出力信号の関係を示す。一般に、通信制御
回路は、通常のパケット通信を行う通常モードの他に、
その通信制御回路が正常に動作するか否かをテストする
ために、テストモードで動作する。

【００４１】図１５は、特開平１１−４２４０号公報に
開示されているＬＩＮＫ回路とＰＨＹ回路が別々の半導
体集積回路装置で構成された第１の従来技術のテスト方
法の一例である。

【００４２】この第１の従来技術のテスト方法では、Ｌ
ＩＮＫ回路とＰＨＹ回路の２つを１組としたものを２組
用意し、それぞれ送信動作と受信動作を行う。

【００４３】図１５を参照して従来のテスト方法を説明
する。外部コントローラ１５００、ＬＩＮＫ回路（１５
０１、１５０２）とＰＨＹ回路（１５０３，１５０４）
とＩＥＥＥ１３９４ケーブル１５０５から構成される。

【００４４】外部コントローラ１５００は、ＬＩＮＫ回
路（１５０１，１５０２）とＰＨＹ回路（１５０３、１
５０４）が正常に動作するか否かを確認するためのテス
トデータを備える。

【００４５】外部コントローラ１５００は、一方のＬＩ
ＮＫ回路にこのテストデータを送信し、もう一方のＬＩ
ＮＫ回路からテストデータを受信して、送信したテスト
データと受信したテストデータを比較して、ＬＩＮＫ回
路及びＰＨＹ回路が正常に動作しているかどうかを確認
する。

【００４６】具体的には、外部コントローラ１５００か
らのテストデータをＬＩＮＫ回路１５０１に送信し、そ
のテストデータをＰＨＹ回路１５０３に送信する。テス
トデータを受信したＰＨＹ回路１５０３は、ＩＥＥＥ１
３９４ケーブル１５０５にテストデータを送信する。

【００４７】ＩＥＥＥ１３９４ケーブル１５０５を介し
てＰＨＹ回路１５０４がテストデータを受信し、ＬＩＮ
Ｋ回路１５０２に送信する。

【００４８】テストデータを受信したＬＩＮＫ回路１５
０２は、外部コントローラ１５００にそのテストデータ
を送信する。

【００４９】前述した様に、ＬＩＮＫ回路、ＰＨＹ回路
をテストするためには、ＬＩＮＫ回路、及び、ＰＨＹ回
路に送受信する信号をＬＳＩ外部でコントロールする装
置が必要となり、それによりテストが複雑化するわけで
ある。

【００５０】テストの容易化の要請に応えるために、例
えば、特開平１１−４２４０号公報に開示されている様
に、テストデータをコントロールする外部コントローラ
をテスト回路としてＬＳＩ内に設けることが提案されて
いる。

【００５１】図１６は、テスト回路を有する第２の従来
技術を示したものである。ＬＩＮＫ回路１６０１，１６
０２とＰＨＹ回路１６０３，１６０４とケーブル１６０
５から構成されており、ＬＩＮＫ回路の外部で信号の送
受信をコントロールしていた外部コントローラをテスト
回路１６００として、ＬＩＮＫ回路に収めたものであ
る。

【００５２】動作は、一方のＬＩＮＫ回路内のテスト回
路からテストデータを送信し、ＰＨＹ回路、ケーブル、
ＰＨＹ回路、ＬＩＮＫ回路と伝播したテストデータをも
う一方のＬＩＮＫ回路ＬＳＩ内のテスト回路で比較する
ものである。

【００５３】また、前述した第１の従来技術のテスト方
法の様に、回路が正常に動作するかどうかの確認をする
テスト時は、実際に使用した場合と同じ様にＩＥＥＥ１
３９４に準拠したケーブルを使用する。

【００５４】

【発明が解決しようとする課題】しかしながら、このケ
ーブルを使用することにより、ＬＳＩテスタ上ではテス
トが困難だという問題が生じ、ＬＳＩテスタ上で動作テ
ストしたいということが要求されきた。

【００５５】この要請を応えるために、例えば、特開平
１０−１７０６０６号公報に開示されている様に、ＬＳ
Ｉ内部にケーブルの代用となる配線とスイッチを設ける
ということが提案されている。

【００５６】図１７は、内部にスイッチと配線を有する
従来技術を示したものである。

【００５７】ＤＲＶＡ１とＤＲＶＡ２の出力部分と端子
の間に、ケーブルの代わりの配線と接続ＯＮ／ＯＦＦが
できるようにスイッチを設けることにより、ＬＳＩテス
タ上でのテストが可能になるが、配線、およびスイッチ
を設けているため、この配線とスイッチが容量となり、
実動作の高速動作に支障をきたすという問題がある。実
動作と同等の高速動作のテストをＬＳＩテスタで行うた
めには、高速動作が可能なＬＳＩテスタを用いれば可能
であるが、高速で動作するＬＳＩテスタは高価である。

【００５８】本発明の主な目的は、ＰＨＹ回路を含む通
信制御回路の動作テストを低速なＬＳＩテスタ上で、容
易に、実動作と同等の高速動作で行える通信制御回路を
提供することにある。

【００５９】

【課題を解決するための手段】本発明の通信制御回路
は、外部のＬＩＮＫレイヤとのデータ信号のやり取りを
行なうＬＩＮＫインターフェースブロックと、前記デー
タ信号の再同期化を行なうローカルクロック生成回路
と、前記ＬＩＮＫレイヤからの要求信号を受けるバス調
停ブロックと、前記データ信号の送信を行う送信ブロッ
クと、前記送信ブロックの出力をパラレル・シリアル変
換するパラレル・シリアル変換回路と、前記パラレル・
シリアル変換回路の出力を受け、バスへその信号を送信
し、前記バスからの信号または前記パラレル・シリアル
変換回路の出力する信号を受信信号として受け、前記バ
スの使用権利を獲得するため、前記バス調停ブロックか
ら指示されたアービトレーションコードに対応するアー
ビトレーション信号を出力するケーブル駆動ブロック
と、前記ケーブル駆動ブロックの受信信号を受ける受信
クロック再生回路と、前記ケーブル駆動ブロックの受信
信号を受け、前記受信信号をシリアル・パラレル変換す
るシリアル・パラレル変換回路と、前記受信クロック再
生回路の出力および前記バス調停ブロックの出力および
前記シリアル・パラレル変換回路の出力を受ける受信ブ
ロックと、前記アービトレーション信号を受けて、前記
アービトレーション信号を切り換えて前記バス調停ブロ
ックを制御する自己診断テストブロックとを備え、前記
受信ブロックの出力と前記自己診断テストブロックのテ
ストデータとを比較して、その送信動作および受信動作
をテストする構成である。

【００６０】また、本発明の通信制御回路は、前記ＬＩ
ＮＫインターフェースブロックと、前記送信ブロック
と、前記受信ブロックと、前記自己診断テストブロック
とを前記ローカルクロック生成回路で同期化を行ない、
前記パラレル・シリアル変換回路と、前記シリアル・パ
ラレル変換回路と、前記ケーブル駆動ブロックと、前記
受信クロック再生回路とを前記ローカルクロック生成回
路のクロックより速いクロックで同期化する構成とする
こともできる。

【００６１】さらに、本発明の通信制御回路の前記ロー
カルクロック生成回路のクロックは、５０ＭＨｚであ
り、前記速いクロックは、４００ＭＨｚである構成とす
ることもできる。

【００６２】またさらに、本発明の通信制御回路の前記
送信ブロックは、前記ＬＩＮＫインターフェースブロッ
クの出力と前記受信ブロックの出力を選択するセレクタ
回路と、Ｄａｔａ−Ｓｔｒｏｂｅ符号化回路と、前記Ｄ
ａｔａ−Ｓｔｒｏｂｅ符号化回路と前記セレクト回路と
前記ケーブル駆動ブロックを制御する送信制御回路とを
具備し、前記データ信号は、前記Ｄａｔａ−Ｓｔｒｏｂ
ｅ符号化回路に供給され、前記データ信号からストロー
ブデータ信号の作成と同時にバスの使用権利を獲得する
ため、前記バス調停ブロックから指示されたアービトレ
ーションコードに対応する信号を前記送信制御回路で判
断し、両データ信号の始めと終わりに、アービトレーシ
ョン信号を付加する処理をする構成とすることもでき
る。

【００６３】また、本発明の通信制御回路の前記ケーブ
ル駆動ブロックは、前記パラレル・シリアル変換回路の
出力を受け、前記バスへその信号を送信する第１のドラ
イバと第２のドライバと、前記第１の出力を受ける第１
のレシーバと第１のアービトレーションコンパレータ
と、前記第２の出力を受ける第２のレシーバと第２のア
ービトレーションコンパレータとを具備する構成とする
こともできる。

【００６４】また、本発明の通信制御回路の前記受信ブ
ロックは、前記バス調停ブロックから送られた命令を受
け、前記シリアル・パラレル変換回路でシリアルデータ
からパラレルデータに変換されたデータ信号を受信する
かしないかを制御する受信制御回路と、受信命令であれ
ば、前記受信クロック再生回路１２８から出力されたク
ロックで、前記シリアル・パラレル変換回路から出力さ
れたデータ信号を書き込むＦＩＦＯとを具備する構成と
することもできる。

【００６５】また、本発明の通信制御回路の前記自己診
断テストブロックは、送信命令とテスト用データ生成を
行い、得られたデータ信号を前記ＬＩＮＫインターフェ
ース回路に供給するテストデータ生成回路と、前記テス
トデータ生成回路の出力を受け、ストローブデータ信号
に変換するＤａｔａ−Ｓｔｒｏｂｅ符号化回路と、前記
ストローブデータ信号を期待値データ信号とし、前記Ｆ
ＩＦＯのデータ出力と前記期待値データ信号を比較し、
信号の値が一致しているか否かを判定し、その結果を、
フラグ信号で知らせる比較回路と、テスト動作以外の通
常動作とテスト動作の制御を行なうテスト制御回路と、
テスト時に前記第１のアービトレーションコンパレータ
のアービトレーション信号と前記第２のアービトレーシ
ョンコンパレータのアービトレーション信号を互い違い
に入れ換え、前記バス調停ブロックに供給するアービト
レーション信号線切り換え回路とを具備する構成とする
こともできる。

【００６６】さらに、本発明の通信制御回路の前記アー
ビトレーション信号線切り換え回路は、２−１セレクタ
を具備し、前記テスト制御回路からの制御信号で、前記
２−１セレクタの出力を選択する構成である。

【００６７】

【発明の実施の形態】次に、本発明の第１の実施の形態
について図面を参照して説明する。本発明の第１の実施
の形態の通信制御回路を図１に示す。

【００６８】図１を参照すると、本発明の第１の実施の
形態の通信制御回路１００は、ＬＩＮＫインターフェー
スブロック１１１と、ケーブル駆動ブロック１２９と、
送信ブロック１１５と、受信ブロック１２０と、バス調
停ブロック１１９と、自己診断テストブロック１４１と
の６ブロックとローカルクロック生成回路１０５と、Ｐ
／Ｓ回路（１２３、１２４）と、Ｓ／Ｐ回路１２５と、
受信クロック再生回路１２８とを備える。

【００６９】本発明の第１の実施の形態の通信制御回路
１００は、その動作速度で大きく２つのブロックに分け
られる。すなわち、ＬＩＮＫインターフェースブロック
１１１、バス調停ブロック１１９、送信ブロック１１
５、受信ブロック１２０、ローカルクロック生成回路１
０５および自己診断テストブロック１４１のそれぞれは
５０ＭＨｚで動作し、ケーブル駆動ブロック１２９、Ｐ
／Ｓ回路（１２３、１２４）、Ｓ／Ｐ回路１２５、受信
クロック再生回路１２８のそれぞれが４００ＭＨｚで動
作する。

【００７０】ＬＩＮＫインターフェースブロック１１１
は、外部のＬＩＮＫレイヤ（図示せず）とのデータ信号
１０１のやり取りを行なうブロックで、ＬＩＮＫレイヤ
からのデータ信号１０１をローカルクロック生成回路１
０５のクロックでデータの再同期化を行ない、送信ブロ
ック１１５に供給する。ＬＩＮＫレイヤからの要求信号
１０２は、バス調停ブロック１１９に供給される。

【００７１】ローカルクロック生成回路１０５は、５０
ＭＨｚ同期化回路のすべてのデータ信号の同期化を行な
うためのクロックを出力するクロックソース源である。

【００７２】送信ブロック１１５は、データ信号の送信
を行なうブロックで、セレクタ回路ＳＥＬ１１６と、Ｄ
ａｔａ−Ｓｔｒｏｂｅ符号化回路１１７と、送信制御回
路１１８とで構成さる。

【００７３】送信制御回路１１８は、バス調停ブロック
１１９から送られた送信命令（Ｔｒａｎｓｍｉｔ動作か
Ｒｅｐｅａｔ動作か）を受け、ＳＥＬ回路１１６に供給
されたＬＩＮＫインターフェースブロック１１１で再同
期化されたデータか、バスから受信したデータかの選択
を制御する。

【００７４】選択されたデータ信号は、Ｄａｔａ−Ｓｔ
ｒｏｂｅ符号化回路１１７に供給され、データ信号から
ストローブデータ信号の作成（ＤＳ−Ｌｉｎｋビットレ
ベルエンコーディング）と同時にバスの使用権利を獲得
するため、バス調停ブロック１１９から指示されたアー
ビトレーションコードに対応する信号を送信制御回路１
１８で判断し、両データ信号の始めと終わりに、アービ
トレーション信号（Ｔｘ＿ｄａｔａ＿ｐｒｅｆｉｘとＴ
ｘ＿ｄａｔａ＿ｅｎｄ）を付加する処理が行わる。その
出力は、Ｐ／Ｓ回路（１２３、１２４）に供給され、パ
ラレルデータからシリアルデータへの変換が行なわれ、
ケーブル駆動ブロック１２９に供給される。

【００７５】ケーブル駆動ブロック１２９は、トライス
テートの差動入出力低電圧電流回路であるドライバ（１
３０、１３４）と、レシーバ（１３１、１３５）と、ア
ービトレーションコンパレータ（１３２、１３６）（以
下、Ａｒｂ＿Ｃｏｍｐと称する）とで構成され、他のＰ
ＨＹとのバスのインターフェースを行なう。

【００７６】Ｐ／Ｓ回路１２４の出力信号線Ｄａｔａ＿
ＴＸは、ケーブル駆動ブロック１２９のツイストペアＢ
（Ｔｐｂ）側のドライバ１３４に供給され、バスの使用
権利が獲得できていれば、バス（１３９、１４０）にシ
リアルデータ信号が出力される。

【００７７】同様に、Ｐ／Ｓ回路１２３の出力信号線Ｓ
ｔｒｂ＿ＴＸは、ケーブル駆動ブロック１２９のツイス
トペアＡ（Ｔｐａ）側のドライバ１３０に供給され、バ
ス（１３７、１３８）に出力される。

【００７８】ケーブル駆動ブロック１２９のドライバ
（１３０、１３４）の出力は、ケーブル駆動ブロック１
２９内でレシーバ（１３１、１３５）と、Ａｒｂ＿Ｃｏ
ｍｐ（１３２、１３６）にも供給され、シリアルデータ
信号は内部に帰還される。

【００７９】ケーブル駆動ブロック１２９のＡｒｂ＿Ｃ
ｏｍｐ（１３２、１３６）は、バス（１３７、１３８、
１３９、１４０）から入力されたシリアルデータ信号の
アービトレーション信号部分を検出し、その出力（Ａｒ
ｂ＿ａ、Ａｒｂ＿ｂ）は、アービトレーション信号線切
り換え回路１４５を経由してバス調停ブロック１１９に
供給する。

【００８０】バス調停ブロック１１９は、ツイストペア
Ｂ（Ｔｐｂ）側のＡｒｂ＿Ｃｏｍｐ１３６の出力信号線
Ａｒｂ＿ｂとツイストペアＡ（Ｔｐａ）側のＡｒｂ＿Ｃ
ｏｍｐ１３２の出力信号線Ａｒｂ＿ａの信号値の組み合
わせ状態によって、バスの状態が分かり、送信ブロック
１１５及び受信ブロック１２０にその状態を知らせ、Ｐ
ＨＹの動作を制御する。

【００８１】ケーブル駆動ブロック１２９のレシーバ
（１３１、１３５）は、バスから入力されたパケットデ
ータを検出し、その出力線であるＤａｔａ＿Ｒｘ（デー
タ信号）とＳｔｒｂ＿ＲＸ（ストローブ信号）は、受信
クロック再生回路１２８に供給される。さらに、Ｄａｔ
ａ＿ＲＸ（データ信号）は、Ｓ／Ｐ回路１２５にも供給
される。

【００８２】受信クロック再生回路１２８は、排他論理
和回路１２６と分周器１２７とで構成され、データ信号
Ｄａｔａ＿ＲＸとストローブ信号Ｓｔｒｂ＿ＲＸとの排
他論理和でクロックを作成し、Ｓ／Ｐ回路１２５のクロ
ックとして供給する。

【００８３】また、排他論理和回路１２６の出力を分周
し、その出力はＦＩＦＯ１２２のクロックとして供給す
る。

【００８４】受信ブロック１２０は、受信制御回路１２
１とＦＩＦＯ１２２とで構成され、受信制御回路１２１
は、バス調停ブロック１１９から送られた命令を受け、
Ｓ／Ｐ回路１２５でシリアルデータからパラレルデータ
に変換されたデータ信号を受信するかしないかを制御す
る。

【００８５】受信命令であれば、受信クロック再生回路
１２８から出力されたクロックで、Ｓ／Ｐ回路１２５か
ら出力されたデータ信号をＦＩＦＯ１２２に書き込む。

【００８６】ＩＥＥＥ１３９４は、半２重の通信モード
のため、１つのＰＨＹのみでしかデータ送信を実行でき
ない。従って、通常ＰＨＹは、送信動作か受信動作かど
ちらかの動作に限定される。

【００８７】このデータ処理に対し、本発明の第１の実
施の形態の自己診断テストブロック１４１は、テストデ
ータ生成回路１４４と、比較回路１４３と、テスト制御
回路１４２と、Ｄａｔａ−Ｓｔｒｏｂｅ符号化回路１４
６と、アービトレーション信号線切り換え回路１４５と
を具備する。

【００８８】テストデータ生成回路１４４は、送信命令
とテスト用データ生成を行い、得られたデータ信号はセ
レクタ回路ＳＥＬ１１０を経由し、ＬＩＮＫインターフ
ェース回路１１１に供給される。

【００８９】また、このテスト用データ信号は、自己診
断テストブロック１４１内のＤａｔａ−Ｓｔｒｏｂｅ符
号化回路１４６にも供給され、Ｄａｔａ−Ｓｔｒｏｂｅ
符号化回路１４６でストローブデータ信号に変換され
る。

【００９０】変換されたストローブデータ信号は、期待
値データ信号として比較回路１４３に供給される。

【００９１】比較回路１４３は、ＦＩＦＯ１２２のデー
タ出力と期待値データ信号を比較し、信号の値が一致し
ているか否かを判定し、その結果を、フラグ信号で知ら
せる。テスト制御回路１４２は、テスト動作以外の通常
動作とテスト動作の制御を行なう。

【００９２】アービトレーション信号線切り換え回路１
４５は、セレクタ回路等で構成され、テスト時にアービ
トレーション信号線Ａｒｂ＿ａとアービトレーション信
号線Ａｒｂ＿ｂを互い違いに入れ換え、バス調停ブロッ
ク１１９に供給する。

【００９３】本発明の第１の実施の形態に用いられるＳ
ＥＬ、ＦＩＦＯ、Ｐ／Ｓ回路，Ｓ／Ｐ回路は、当業者に
とってよく知られており、また本発明とは直接関係しな
いので、その詳細な構成の説明は省略する。

【００９４】図２は、アービトレーション信号線切り換
え回路１４５の具体的な回路を示したものである。アー
ビトレーション信号線切り換え回路２０１は、２−１セ
レクタ（２０４、２０５）を具備し、テスト制御回路１
４２からの制御信号で、２−１セレクタ（２０４、２０
５）の出力２０２、２０３を選択することによって、Ａ
ｒｂ＿Ｃｏｍｐ１３２の出力信号線Ａｒｂ＿ａとＡｒｂ
＿Ｃｏｍｐ１３６の出力信号線Ａｒｂ＿ｂを切り換え、
バス調停ブロック１１９の入力とする。

【００９５】すなわち、テスト制御回路１４２からの制
御信号で出力する信号を入力から選択し、Ａｒｂ＿Ｃｏ
ｍｐ１３２の出力信号線Ａｒｂ＿ａとＡｒｂ＿Ｃｏｍｐ
１３６の出力信号線Ａｒｂ＿ｂを入れ換える。

【００９６】次に、本発明の第１の実施の形態の動作に
ついて説明する。

【００９７】まず、本発明の第１の実施の形態の通常の
パケット送信動作ついて、図６を参照して説明する。

【００９８】ＬＩＮＫレイヤ（図示せず）からの要求を
受けたＰＨＹ１００は、バスにパケットデータを転送す
るから、他のＰＨＹは、送信出来ないという意味のＴｘ
＿ｄａｔａ＿ｐｒｅｆｉｘアービトレーション・コード
をバスに送る。

【００９９】バス上に接続されている他のＰＨＹからア
ービトレーション要求が出ていなければバスの使用権利
が獲得でき、前述した処理を実行し、パケットデータを
バスに送信する。

【０１００】この時、ケーブル駆動ブロック１２９内で
帰還されたアービトレーション信号は、転送は終了した
という意味のＲｘ＿ｄａｔａ＿ｅｎｄアービトレーショ
ン・コードとなるので、バス調停ブロック１１９、及び
受信ブロック１２０内の受信制御回路１２１でＦＩＦＯ
１２２を不活性化させ、受信動作が行なわれず、バス上
に転送されたパケットデータは受信されない。このた
め、自ＰＨＹが送ったパケットは、受信できない。

【０１０１】次に、本発明の第１の実施の形態のパケッ
ト受信の動作を、図７に記載のタイミング図を参照して
説明する。

【０１０２】受信動作は、バスから送られてきたＲｘ＿
ｄａｔａ＿ｐｒｅｆｉｘアービトレーション・コードを
バス調停ブロックで検出し、受信ブロックが活性化さ
れ、前述した処理を実行する。この時、受信したポート
以外のポートが接続されていれば、受信したパケットデ
ータは、送信ブロックを経由して、その接続されたポー
トのバスにパケットデータをリピートする。

【０１０３】一方、本発明の第１の実施の形態のテスト
時の動作は、図８のタイミング図に従って実行される。

【０１０４】自己診断テストブロック１４１で生成され
たテストデータ信号は、ＬＩＮＫインターフェースブロ
ック１１１を経由して、前述した送信動作を実行する。

【０１０５】この時、内部に帰還されたツイストペアＡ
（Ｔｐａ）側のアービトレーション信号線Ａｒｂ＿ａと
ツイストペアＢ（Ｔｐｂ）側のアービトレーション信号
線Ａｒｂ＿ｂは、自己診断テストブロック１４１内のア
ービトレーション信号線切り換え回路１４５に供給さ
れ、そのアービトレーション信号線切り換え回路１４５
で、ツイストペアＡ（Ｔｐａ）側のアービトレーション
信号線Ａｒｂ＿ａとツイストペアＢ（Ｔｐｂ）側のアー
ビトレーション信号線Ａｒｂ＿ｂを入れ換えてバス調停
ブロック１１９に供給する。

【０１０６】この結果、バス調停ブロック１１９は、Ｒ
ｘ＿ｄａｔａ＿ｐｒｅｆｉｘアービトレーション・コー
ドと認識し、前述した受信動作が実行される。

【０１０７】従って、ケーブル駆動ブロック１２９のツ
イストペアＡ（Ｔｐａ）から帰還されたストローブ信号
は、通常モードでデータ信号線Ｄａｔａ＿ＲＸが通る経
路を通り、Ｓ／Ｐ回路１２５でパラレル変換し、受信ク
ロック再生回路１２８からのクロック信号でＦＩＦＯ１
２２に書き込まれる。

【０１０８】ＦＩＦＯ１２２で緩衝され、ＦＩＦＯ１２
２のデータ出力は、比較回路１４３に供給される。テス
トデータ生成回路１４４で生成されたテストデータは、
期待値データ生成回路（Ｄａｔａ−ｓｔｒｏｂｅ符号化
回路）１４６でストローブデータに変換され、期待値デ
ータとし、ＦＩＦＯ１２２の読み出されるタイミングに
合わせて比較回路１４３に供給する。

【０１０９】比較回路１４３で、帰還されたストローブ
信号と生成された期待値ストローブデータを比較し、比
較結果を出力フラグ信号として出力する。これにより、
送信動作、受信動作が正常に行なわれたことが確認でき
る。

【０１１０】次に、本発明の第２の実施の形態について
説明する。その構成を示す図３を参照すると、本発明の
第２の実施の形態は、本発明の第１の実施の形態の構成
で、自己診断テストブロック１４１のＤａｔａ−Ｓｔｒ
ｏｂｅ符号化回路１４６の代わりに、送信ブロック１１
５のＤａｔａ−Ｓｔｒｏｂｅ符号化回路１１７の出力を
受けるメモリ回路３４６を具備する以外は、本発明の第
１の実施の形態と同一構成であり、その同じ構成要素に
は同一の参照符号が付してある。

【０１１１】すなわち、自己診断テストブロック１４１
のＤａｔａ−Ｓｔｒｏｂｅ符号化回路１４６の代わり
に、データ信号を格納できるメモリ回路３４６を用意
し、送信ブロックから出力されるデータ信号をメモリ回
路３４６に供給し、その出力を比較回路１４３に供給す
る構成としている。

【０１１２】期待値データ信号は、送信するデータ信号
のストローブデータ信号と同一であるから、図３におい
て、送信ブロック１１５のＤａｔａ−Ｓｔｒｏｂｅ符号
化回路１１７で生成されたストローブ信号を、例えば、
ＦＩＦＯ構成のメモリ回路３４６に格納しておき、比較
のタイミングに合わせてデータ信号を取り出せば、前述
した本発明の第１の実施の形態と同様に処理されるの
で、その詳細な説明は、省略する。

【０１１３】本発明の第２の実施の形態も、その正常動
作の確認ができることは言うまでもない。

【０１１４】

【発明の効果】このように、本発明のＰＨＹ回路では、
前述した様な構成の自己診断テスト回路を有しているの
で、ケーブルを用いずＰＨＹ回路単体でループバックテ
ストすることができる。従って、ＬＳＩテスタとは別の
特別な装置を用いて行うのではなく、ＬＳＩテスタ上で
動作テストが可能となる。

【０１１５】また、ケーブル駆動回路のドライバ、レシ
ーバにテストのための回路を付加していないので、実動
作レベルの動作テストが可能となる。

【０１１６】よって、動作テストも動作テスト以外のテ
ストと同じＬＳＩテスタで行うことができるので、今ま
で特別な装置を用いてループバックテストを行っていた
工数を削減でき、テスト全体の工数を低減することが可
能となる。

【０１１７】削減可能な工数は、テスト装置が配置され
ている環境で異なるが、人為的な手間を考慮しても１／
２程度に低減できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の通信制御回路のブ
ロック図である。

【図２】図１に示す通信制御回路のアービトレーション
信号切換え回路のブロック図である。

【図３】本発明の第２の実施の形態の通信制御回路のブ
ロック図である。

【図４】ＩＥＥＥ１３９４のケーブルの断面図である。

【図５】ツイストペアーのブロック図である。

【図６】通常のパケット送信時のタイムチャートであ
る。

【図７】通常のパケット受信時のタイムチャートであ
る。

【図８】テスト時のタイムチャートである。

【図９】送信時のアービトレーションコードである。

【図１０】受信時のアービトレーションコードである。

【図１１】従来の通信制御回路のブロック図である。

【図１２】符号化回路のブロック図である。

【図１３】符号化方式のタイムチャートである。

【図１４】アービトレーション制御信号とバス調停回路
の出力信号である。

【図１５】他の従来の通信制御回路のブロック図であ
る。

【図１６】別の従来の通信制御回路のブロック図であ
る。

【図１７】さらに他の従来の通信制御回路のブロック図
である。

【符号の説明】

１００，３００通信制御回路１０１データ信号１０２要求信号１０３テスト信号１０４一致フラグ１０５，１１０５ローカルクロック生成回路１０６，１０７，１０８，１０９，１１３，１１４
バッファ１１０，１１６ＳＥＬ１１１，１１１１ＬＩＮＫインターフェースブロッ
ク１１２ＦＦ１１５，１１１５送信ブロック１１７，１４６，１１１７Ｄａｔａ−Ｓｔｒｏｂｅ
符号化回路１１８，１１１８送信制御回路１１９，１１１９バス調停ブロック１２０，１１２０受信ブロック１２１，１１２１受信制御回路１２２，１１２２ＦＩＦＯ１２３，１２４，１１２３，１１２４Ｐ／Ｓ回路１２５，１１２５Ｓ／Ｐ回路１２６，１１２６排他的論理和１２７，１１２７分周回路１２８，１１２８クロック再生回路１２９，１１２９ケーブル駆動ブロック１３０，１３４，１１３０，１１３４ドライバ１３１，１３５，１１３１，１１３５レシーバ１３２，１３６，１１３２，１１３６アービトレー
ションコンパレータ（Ａｒｂ＿Ｃｏｍｐ）１３７，１３８，１３９，１４０，１１３７，１１３
８，１１３９，１１４０バス１４１自己診断テストブロック１４２テスト制御回路１４３比較回路１４４テストデータ生成回路１４５アービトレーション信号線切り換え回路４０１ケーブル４０２，４０４電源ＶＧ４０３，４０５ツイストペア

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０４Ｌ 29/10 Ｈ０４Ｌ 13/00 ３０９Ｃ５Ｋ０３５ 29/14 ３１５Ｚ (72)発明者田中聖神奈川県川崎市中原区小杉町一丁目403番 53 日本電気アイシーマイコンシステム株式会社内Ｆターム(参考） 5B048 AA06 CC02 CC11 DD05 DD07 DD10 5B083 AA01 BB06 CC06 DD11 EE11 5K032 AA02 AA04 CC03 CC13 DA11 DB18 DB24 DB28 EA03 EA06 EA07 5K033 AA02 AA04 CB03 CB15 DA11 DA13 DB11 DB16 DB20 EA03 EA06 EA07 5K034 FF02 GG02 GG06 HH01 HH02 HH05 KK21 NN13 PP01 PP02 TT02 5K035 AA07 CC01 CC03 DD03 EE01 EE14 FF01 FF02

Claims

【特許請求の範囲】

【請求項１】外部のＬＩＮＫレイヤとのデータ信号の
やり取りを行なうＬＩＮＫインターフェースブロック
と、前記データ信号の再同期化を行なうローカルクロック生
成回路と、前記ＬＩＮＫレイヤからの要求信号を受けるバス調停ブ
ロックと、前記データ信号の送信を行う送信ブロックと、前記送信ブロックの出力をパラレル・シリアル変換する
パラレル・シリアル変換回路と、前記パラレル・シリアル変換回路の出力を受け、バスへ
その信号を送信し、前記バスからの信号または前記パラ
レル・シリアル変換回路の出力する信号を受信信号とし
て受け、前記バスの使用権利を獲得するため、前記バス
調停ブロックから指示されたアービトレーションコード
に対応するアービトレーション信号を出力するケーブル
駆動ブロックと、前記ケーブル駆動ブロックの受信信号を受ける受信クロ
ック再生回路と、前記ケーブル駆動ブロックの受信信号を受け、前記受信
信号をシリアル・パラレル変換するシリアル・パラレル
変換回路と、前記受信クロック再生回路の出力および前記バス調停ブ
ロックの出力および前記シリアル・パラレル変換回路の
出力を受ける受信ブロックと、前記アービトレーション信号を受けて、前記アービトレ
ーション信号を切り換えて前記バス調停ブロックを制御
する自己診断テストブロックとを備え、前記受信ブロックの出力と前記自己診断テストブロック
のテストデータとを比較して、その送信動作および受信
動作をテストすることを特徴とする通信制御回路。
【請求項２】前記ＬＩＮＫインターフェースブロック
と、前記送信ブロックと、前記受信ブロックと、前記自
己診断テストブロックとを前記ローカルクロック生成回
路で同期化を行ない、前記パラレル・シリアル変換回路
と、前記シリアル・パラレル変換回路と、前記ケーブル
駆動ブロックと、前記受信クロック再生回路とを前記ロ
ーカルクロック生成回路のクロックより速いクロックで
同期化する請求項１記載の通信制御回路。
【請求項３】前記ローカルクロック生成回路のクロッ
クは、５０ＭＨｚである請求項２記載の通信制御回路。
【請求項４】前記速いクロックは、４００ＭＨｚであ
る請求項２または３記載の通信制御回路。
【請求項５】前記送信ブロックは、前記ＬＩＮＫイン
ターフェースブロックの出力と前記受信ブロックの出力
を選択するセレクタ回路と、Ｄａｔａ−Ｓｔｒｏｂｅ符
号化回路と、前記Ｄａｔａ−Ｓｔｒｏｂｅ符号化回路と
前記セレクト回路と前記ケーブル駆動ブロックを制御す
る送信制御回路とを具備し、前記データ信号は、前記Ｄ
ａｔａ−Ｓｔｒｏｂｅ符号化回路に供給され、前記デー
タ信号からストローブデータ信号の作成と同時にバスの
使用権利を獲得するため、前記バス調停ブロックから指
示されたアービトレーションコードに対応する信号を前
記送信制御回路で判断し、両データ信号の始めと終わり
に、アービトレーション信号を付加する処理をする請求
項１，２，３または４記載の通信制御回路。
【請求項６】前記ケーブル駆動ブロックは、前記パラ
レル・シリアル変換回路の出力を受け、前記バスへその
信号を送信する第１のドライバと第２のドライバと、前
記第１の出力を受ける第１のレシーバと第１のアービト
レーションコンパレータと、前記第２の出力を受ける第
２のレシーバと第２のアービトレーションコンパレータ
とを具備する請求項１，２，３または４記載の通信制御
回路。
【請求項７】前記受信ブロックは、前記バス調停ブロ
ックから送られた命令を受け、前記シリアル・パラレル
変換回路でシリアルデータからパラレルデータに変換さ
れたデータ信号を受信するかしないかを制御する受信制
御回路と、受信命令であれば、前記受信クロック再生回
路１２８から出力されたクロックで、前記シリアル・パ
ラレル変換回路から出力されたデータ信号を書き込むＦ
ＩＦＯとを具備する請求項１，２，３，４，５または６
記載の通信制御回路。
【請求項８】前記自己診断テストブロックは、送信命
令とテスト用データ生成を行い、得られたデータ信号を
前記ＬＩＮＫインターフェース回路に供給するテストデ
ータ生成回路と、前記テストデータ生成回路の出力を受
け、ストローブデータ信号に変換するＤａｔａ−Ｓｔｒ
ｏｂｅ符号化回路と、前記ストローブデータ信号を期待
値データ信号とし、前記ＦＩＦＯのデータ出力と前記期
待値データ信号を比較し、信号の値が一致しているか否
かを判定し、その結果を、フラグ信号で知らせる比較回
路と、テスト動作以外の通常動作とテスト動作の制御を
行なうテスト制御回路と、テスト時に前記第１のアービ
トレーションコンパレータのアービトレーション信号と
前記第２のアービトレーションコンパレータのアービト
レーション信号を互い違いに入れ換え、前記バス調停ブ
ロックに供給するアービトレーション信号線切り換え回
路とを具備する請求項１，２，３，４，５，６または７
記載の通信制御回路。
【請求項９】前記アービトレーション信号線切り換え
回路は、２−１セレクタを具備し、前記テスト制御回路
からの制御信号で、前記２−１セレクタの出力を選択す
る請求項８記載の通信制御回路。