JPH05252163A - リモート入出力装置 - Google Patents
リモート入出力装置Info
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- JPH05252163A JPH05252163A JP4048443A JP4844392A JPH05252163A JP H05252163 A JPH05252163 A JP H05252163A JP 4048443 A JP4048443 A JP 4048443A JP 4844392 A JP4844392 A JP 4844392A JP H05252163 A JPH05252163 A JP H05252163A
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- Japan
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- communication
- transmission
- output
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- Maintenance And Management Of Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】
【目的】 通信プロトコルを用いずに親局と子局との間
の通信を可能とし、子局を小型化でき、かつ、断線によ
るデータの欠落を未然に検出して信頼性の高いデータ伝
送を可能とする。 【構成】 親局１にデータ送受信制御のためのデータ同
期信号（ＳＹＮＣ）及び通信クロック（ＣＬＫ）の出力
手段を備え、子局２ｉに上記データ同期信号（ＳＹＮ
Ｃ）と通信クロック（ＣＬＫ）を用いて送受信データの
同期を取って通信を行なう手段、及び上記データ同期信
号（ＳＹＮＣ）、通信クロック（ＣＬＫ）の各ラインの
断線を検知する断線検知手段を備えたことを特徴とす
る。上記断線検知手段を設けたことにより、断線による
データの欠落を未然に検出することができ、この結果、
信頼性の高いデータ伝送が可能となる。
の通信を可能とし、子局を小型化でき、かつ、断線によ
るデータの欠落を未然に検出して信頼性の高いデータ伝
送を可能とする。 【構成】 親局１にデータ送受信制御のためのデータ同
期信号（ＳＹＮＣ）及び通信クロック（ＣＬＫ）の出力
手段を備え、子局２ｉに上記データ同期信号（ＳＹＮ
Ｃ）と通信クロック（ＣＬＫ）を用いて送受信データの
同期を取って通信を行なう手段、及び上記データ同期信
号（ＳＹＮＣ）、通信クロック（ＣＬＫ）の各ラインの
断線を検知する断線検知手段を備えたことを特徴とす
る。上記断線検知手段を設けたことにより、断線による
データの欠落を未然に検出することができ、この結果、
信頼性の高いデータ伝送が可能となる。
Description
【０００１】
【産業上の利用分野】本発明は、例えば新聞輪転機用ユ
ニットコントローラの制御信号の入出力装置等、シーケ
ンサ、計算機を用いた各種の制御装置に好適なリモート
入出力装置に関する。
ニットコントローラの制御信号の入出力装置等、シーケ
ンサ、計算機を用いた各種の制御装置に好適なリモート
入出力装置に関する。
【０００２】
【従来の技術】シーケンサ及び計算機制御装置は、その
規模が大きくなるにつれて、入出力信号の数が増加し、
それに伴い配線コストが大幅に増加する。又、入出力線
の増加に伴い、配線ダクト、制御盤等の大型化を招くこ
とになる。そのため、従来より、シリアルラインを用い
てデータを時分割に通信するリモート入出力装置が使用
されている。この際の従来のリモート入出力装置の構成
例を図１１に示す。
規模が大きくなるにつれて、入出力信号の数が増加し、
それに伴い配線コストが大幅に増加する。又、入出力線
の増加に伴い、配線ダクト、制御盤等の大型化を招くこ
とになる。そのため、従来より、シリアルラインを用い
てデータを時分割に通信するリモート入出力装置が使用
されている。この際の従来のリモート入出力装置の構成
例を図１１に示す。
【０００３】従来のリモート入出力装置は、その通信制
御にＳＤＬＣ（Synchronous Data Link Control ）等の
プロトコルを使用しているため、プロセッサを必要と
し、その結果、図１１に示すように通信制御を行なう送
受信ユニットを必要とする。従って、入出力装置が分散
配置されているときは、個別に送受信ユニットを設ける
必要があった。
御にＳＤＬＣ（Synchronous Data Link Control ）等の
プロトコルを使用しているため、プロセッサを必要と
し、その結果、図１１に示すように通信制御を行なう送
受信ユニットを必要とする。従って、入出力装置が分散
配置されているときは、個別に送受信ユニットを設ける
必要があった。
【０００４】
【発明が解決しようとする課題】上記したように従来の
リモート入出力装置は、その通信制御にＳＤＬＣ等のプ
ロトコルを使用しているのでプロセッサを必要とし、そ
のために通信制御を行なう送受信ユニットを必要として
いた。従って、入出力装置が分散して配置されている際
は、個別に送受信ユニットを設ける必要があり、子局の
大型化、コスト上昇等を招くという問題があった。又、
通信速度を上げるためには、ＲＡＭコントローラ等を必
要とし、送受信ユニットが更に複雑化するという問題が
あった。
リモート入出力装置は、その通信制御にＳＤＬＣ等のプ
ロトコルを使用しているのでプロセッサを必要とし、そ
のために通信制御を行なう送受信ユニットを必要として
いた。従って、入出力装置が分散して配置されている際
は、個別に送受信ユニットを設ける必要があり、子局の
大型化、コスト上昇等を招くという問題があった。又、
通信速度を上げるためには、ＲＡＭコントローラ等を必
要とし、送受信ユニットが更に複雑化するという問題が
あった。
【０００５】本発明は上記実情に鑑みてなされたもの
で、子局の構成を簡略化して小型化が可能となり、小規
模な多数の子局を分散配置するシステムを低コストで実
現でき、配線工数の大幅な節減が可能となると共に、断
線によるデータの欠落を未然に検出して信頼性の高いデ
ータ伝送が可能なリモート入出力装置を提供することを
目的とする。
で、子局の構成を簡略化して小型化が可能となり、小規
模な多数の子局を分散配置するシステムを低コストで実
現でき、配線工数の大幅な節減が可能となると共に、断
線によるデータの欠落を未然に検出して信頼性の高いデ
ータ伝送が可能なリモート入出力装置を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明に係るリモート入
出力装置は、シーケンサ及び計算機制御装置と各種遠隔
入出力装置との間をシリアルラインを介して接続するリ
モート入出力装置において、親局側にデータ送受信制御
のためのデータ同期信号及び通信クロックの出力手段を
備え、子局側に上記データ同期信号と通信クロックを用
いて送受信データの同期を取って通信を行なう手段、及
び上記データ同期信号、通信クロックの各ラインの断線
を検知する断線検知手段を備えたことを特徴とする。
出力装置は、シーケンサ及び計算機制御装置と各種遠隔
入出力装置との間をシリアルラインを介して接続するリ
モート入出力装置において、親局側にデータ送受信制御
のためのデータ同期信号及び通信クロックの出力手段を
備え、子局側に上記データ同期信号と通信クロックを用
いて送受信データの同期を取って通信を行なう手段、及
び上記データ同期信号、通信クロックの各ラインの断線
を検知する断線検知手段を備えたことを特徴とする。
【０００７】
【作用】親局から子局へ、通信クロック（ＣＬＫ）とデ
ータ同期信号（ＳＹＮＣ）を送り、送受信データをデー
タ同期信号（ＳＹＮＣ）により頭出しされたクロック
（ＣＬＫ）に同期させて送受信制御する。これにより通
信プロトコルを用いることなく、子局側のプロセッサ制
御による送受信ユニットを不要にし、構成を簡略化して
小型化できる。又、制御盤の大型化の一要因となってい
る配線本数が少なくなり、制御盤の小型化が可能になる
と共に現地据付期間の短縮化が図れる。更に、子局側で
通信クロックとデータ同期信号の欠落を検知することに
よって、通信ラインの断線を容易に検出でき、信頼性の
高いデータ伝送が可能となる。
ータ同期信号（ＳＹＮＣ）を送り、送受信データをデー
タ同期信号（ＳＹＮＣ）により頭出しされたクロック
（ＣＬＫ）に同期させて送受信制御する。これにより通
信プロトコルを用いることなく、子局側のプロセッサ制
御による送受信ユニットを不要にし、構成を簡略化して
小型化できる。又、制御盤の大型化の一要因となってい
る配線本数が少なくなり、制御盤の小型化が可能になる
と共に現地据付期間の短縮化が図れる。更に、子局側で
通信クロックとデータ同期信号の欠落を検知することに
よって、通信ラインの断線を容易に検出でき、信頼性の
高いデータ伝送が可能となる。
【０００８】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本発明の一実施例によるリモート入出力
装置の構成を示すブロック図であり、図２は同実施例に
おける通信タイミングを示す図である。親局１より得ら
れるデータ同期信号（ＳＹＮＣ）によって子局２Ａ（ス
レーブNo. １）のポートが選択され、データの送受信が
全二重で行なわれる。
明する。図１は本発明の一実施例によるリモート入出力
装置の構成を示すブロック図であり、図２は同実施例に
おける通信タイミングを示す図である。親局１より得ら
れるデータ同期信号（ＳＹＮＣ）によって子局２Ａ（ス
レーブNo. １）のポートが選択され、データの送受信が
全二重で行なわれる。
【０００９】上記ポートの送受信は、親局１により送ら
れてくる一定周期のクロック信号（ＣＬＫ）に同期して
行ない、又、このクロック信号（ＣＬＫ）をカウントす
ることによって、ポートの切換え、更には次の子局２
Ｂ，２Ｃ，…の選択を行なう。
れてくる一定周期のクロック信号（ＣＬＫ）に同期して
行ない、又、このクロック信号（ＣＬＫ）をカウントす
ることによって、ポートの切換え、更には次の子局２
Ｂ，２Ｃ，…の選択を行なう。
【００１０】この際のデータ同期信号（ＳＹＮＣ）及び
クロック信号（ＣＬＫ）を用いた子局及びポートの切換
えを含むシーケンス制御の詳細は、図７及び図８を参照
して後述する。図３は親局１の構成を示すブロック図で
あり、図４は親局１に設けられた通信制御部１３の構成
を示すブロック図である。図３では親局１のプロセッサ
（ＣＰＵ１１）がＤＰＲＡＭ（Dual Port ＲＡＭ）１２
を介してシーケンサ本体と結合されている。
クロック信号（ＣＬＫ）を用いた子局及びポートの切換
えを含むシーケンス制御の詳細は、図７及び図８を参照
して後述する。図３は親局１の構成を示すブロック図で
あり、図４は親局１に設けられた通信制御部１３の構成
を示すブロック図である。図３では親局１のプロセッサ
（ＣＰＵ１１）がＤＰＲＡＭ（Dual Port ＲＡＭ）１２
を介してシーケンサ本体と結合されている。
【００１１】通信制御部１３は、図４に示すように、送
信及び受信のバッファ１３１，１３３、及びレジスタ１
３２，１３４と、データ同期信号（ＳＹＮＣ）、及びク
ロック信号（ＣＬＫ）等を生成する送受信制御部と、Ｄ
ＰＲＡＭ１２をリード／ライト制御するＤＭＡ制御部１
３６と、通信回線を複数本使用するとき互いの通信制御
部と排他制御を行なうＤＭＡアビータ１３７等とから構
成されている。
信及び受信のバッファ１３１，１３３、及びレジスタ１
３２，１３４と、データ同期信号（ＳＹＮＣ）、及びク
ロック信号（ＣＬＫ）等を生成する送受信制御部と、Ｄ
ＰＲＡＭ１２をリード／ライト制御するＤＭＡ制御部１
３６と、通信回線を複数本使用するとき互いの通信制御
部と排他制御を行なうＤＭＡアビータ１３７等とから構
成されている。
【００１２】図５は子局２ｉ（ｉ＝Ａ，Ｂ，…）の一構
成例を示すブロック図である。ここでは、アナログ入力
（ＡＩ）８点と、ディジタル入出力（ＤＩ／ＤＯ）各１
６点の例を示しているが、組合せは各種考えられる。ア
ナログ入力は、通信制御部２１に対し、カプラ２２ａを
介してアナログ／ディジタル変換器（Ａ／Ｄ）２３、サ
ンプルホールド回路（Ｓ／Ｈ）２４、マルチプレクサ
（ＭＰＸ）２５が直列に設けられる。また、上記アナロ
グ／ディジタル変換器（Ａ／Ｄ）２３、サンプルホール
ド回路（Ｓ／Ｈ）２４、マルチプレクサ（ＭＰＸ）２５
には、通信制御部２１よりカプラ２２ｂを介してタイミ
ング信号が与えられる。更に、通信制御部２１には、カ
プラ２２ｃ，２２ｄを介してディジタル入出力（ＤＩ／
ＤＯ）が接続される。
成例を示すブロック図である。ここでは、アナログ入力
（ＡＩ）８点と、ディジタル入出力（ＤＩ／ＤＯ）各１
６点の例を示しているが、組合せは各種考えられる。ア
ナログ入力は、通信制御部２１に対し、カプラ２２ａを
介してアナログ／ディジタル変換器（Ａ／Ｄ）２３、サ
ンプルホールド回路（Ｓ／Ｈ）２４、マルチプレクサ
（ＭＰＸ）２５が直列に設けられる。また、上記アナロ
グ／ディジタル変換器（Ａ／Ｄ）２３、サンプルホール
ド回路（Ｓ／Ｈ）２４、マルチプレクサ（ＭＰＸ）２５
には、通信制御部２１よりカプラ２２ｂを介してタイミ
ング信号が与えられる。更に、通信制御部２１には、カ
プラ２２ｃ，２２ｄを介してディジタル入出力（ＤＩ／
ＤＯ）が接続される。
【００１３】図６は子局２ｉの通信制御部２１の構成を
示すブロック図である。受信データ（親局１の送信デー
タＴＸＤ）は、受信レジスタ２１１でパラレル変換され
た後、順番に従って各出力ラッチ（ＴＥＳＴ出力ラッ
チ、ＤＯ出力ラッチ、ＡＯ出力ラッチ）２１２に記憶さ
れた後、出力される。又、通信制御部２１内の送受信制
御部２１７は、データ同期信号（ＳＹＮＣ）とクロック
信号（ＣＬＫ）を入力して、子局の選択と入出力ポート
の切換えを行なう。
示すブロック図である。受信データ（親局１の送信デー
タＴＸＤ）は、受信レジスタ２１１でパラレル変換され
た後、順番に従って各出力ラッチ（ＴＥＳＴ出力ラッ
チ、ＤＯ出力ラッチ、ＡＯ出力ラッチ）２１２に記憶さ
れた後、出力される。又、通信制御部２１内の送受信制
御部２１７は、データ同期信号（ＳＹＮＣ）とクロック
信号（ＣＬＫ）を入力して、子局の選択と入出力ポート
の切換えを行なう。
【００１４】上記送受信制御部２１７における上記デー
タ同期信号（ＳＹＮＣ）及びクロック信号（ＣＬＫ）を
用いた子局及びポートの切換え制御に係るカウンタ部の
構成を図７に示し、その各タイミングを図８に示す。
尚、図８では説明を簡単にするため、１局が２ポート、
１ポートが４ビット構成として示している。
タ同期信号（ＳＹＮＣ）及びクロック信号（ＣＬＫ）を
用いた子局及びポートの切換え制御に係るカウンタ部の
構成を図７に示し、その各タイミングを図８に示す。
尚、図８では説明を簡単にするため、１局が２ポート、
１ポートが４ビット構成として示している。
【００１５】クロック信号（ＣＬＫ）は一定周波数で常
時、親局１より出力されている。データ同期信号（ＳＹ
ＮＣ）がアクティブになると、ビットカウンタ２１７
ａ、ポートカウンタ２１７ｂ，局カウンタ２１７ｃが、
それぞれクロック信号（ＣＬＫ）に従うタイミングで
「０」からカウント動作を開始する。
時、親局１より出力されている。データ同期信号（ＳＹ
ＮＣ）がアクティブになると、ビットカウンタ２１７
ａ、ポートカウンタ２１７ｂ，局カウンタ２１７ｃが、
それぞれクロック信号（ＣＬＫ）に従うタイミングで
「０」からカウント動作を開始する。
【００１６】ビットカウンタ２１７ａで４ビットをカウ
ントしたとき、１ポート分のデータを受信したと見做し
て、局カウンタ２１７ｃとポートカウンタ２１７ｂで示
す子局２ｉの出力ラッチにデータを記憶する。ここで
は、ビットカウンタ２１７ａが４ビットをカウントする
と、ポートカウンタ２１７ｂが＋１される。又、ポート
カウンタ２１７ｂが２ビットをカウントすると、局カウ
ンタ２１７ｃが＋１される。
ントしたとき、１ポート分のデータを受信したと見做し
て、局カウンタ２１７ｃとポートカウンタ２１７ｂで示
す子局２ｉの出力ラッチにデータを記憶する。ここで
は、ビットカウンタ２１７ａが４ビットをカウントする
と、ポートカウンタ２１７ｂが＋１される。又、ポート
カウンタ２１７ｂが２ビットをカウントすると、局カウ
ンタ２１７ｃが＋１される。
【００１７】受信データは、ビットカウンタ２１７ａで
４ビットをカウントする毎に、ポートカウンタ２１７ｃ
とポートカウンタ２１７ｂとによって選択された出力ラ
ッチに順次記憶されていく。一方、送信は、局カウンタ
２１７ｃとポートカウンタ２１７ｂで示されるデータ
が、ビットカウンタ２１７ａによってシリアル出力され
る。
４ビットをカウントする毎に、ポートカウンタ２１７ｃ
とポートカウンタ２１７ｂとによって選択された出力ラ
ッチに順次記憶されていく。一方、送信は、局カウンタ
２１７ｃとポートカウンタ２１７ｂで示されるデータ
が、ビットカウンタ２１７ａによってシリアル出力され
る。
【００１８】前述の説明のように、本システムではＣＬ
ＫとＳＹＮＣ信号が非常に重要である。もし、この信号
のどちらかでも断線等によって子局に伝わらないと正常
なデータ伝送が不能となる。
ＫとＳＹＮＣ信号が非常に重要である。もし、この信号
のどちらかでも断線等によって子局に伝わらないと正常
なデータ伝送が不能となる。
【００１９】そこで、図６に示す送受信制御部２１７に
は図９に示す断線検出回路を設けている。図９におい
て、３１はＤ型フリップフロップで、Ｄ端子にＣＬＫ信
号が入力され、クロック端子ＣＫに基準クロックが入力
される。この基準クロックは、ＣＬＫ信号をサンプリン
グするに充分な周波数を持った独立のクロック信号であ
る。この基準クロックは、更にＤ型フリップフロップ３
２のクロック端子ＣＫ及びカウンタ３６に入力される。
上記フリップフロップ３２のＤ端子には、フリップフロ
ップ３１のＱ側出力が入力される。
は図９に示す断線検出回路を設けている。図９におい
て、３１はＤ型フリップフロップで、Ｄ端子にＣＬＫ信
号が入力され、クロック端子ＣＫに基準クロックが入力
される。この基準クロックは、ＣＬＫ信号をサンプリン
グするに充分な周波数を持った独立のクロック信号であ
る。この基準クロックは、更にＤ型フリップフロップ３
２のクロック端子ＣＫ及びカウンタ３６に入力される。
上記フリップフロップ３２のＤ端子には、フリップフロ
ップ３１のＱ側出力が入力される。
【００２０】そして、フリップフロップ３１の／Ｑ（符
号“／”はＱの反転を示す）側出力及びフリップフロッ
プ３２のＱ側出力はナンド回路３３に入力され、フリッ
プフロップ３１のＱ側出力及びフリップフロップ３２の
／Ｑ側出力はナンド回路３４に入力される。ナンド回路
３３，３４の出力は、オア回路３５を介してカウンタ３
６のクリア端子に入力される。
号“／”はＱの反転を示す）側出力及びフリップフロッ
プ３２のＱ側出力はナンド回路３３に入力され、フリッ
プフロップ３１のＱ側出力及びフリップフロップ３２の
／Ｑ側出力はナンド回路３４に入力される。ナンド回路
３３，３４の出力は、オア回路３５を介してカウンタ３
６のクリア端子に入力される。
【００２１】上記のように構成された断線検出回路は、
フリップフロップ３１，３２によりＣＬＫ信号の立上が
り、立下がりエッジを読込んで出力する。このフリップ
フロップ３１，３２の出力信号をナンド回路３３，３４
及びオア回路３５を介して取り出すことにより、オア回
路３５から図１０に示すようにＣＬＫ信号の立上がり、
立下がりエッジに同期したクリア信号が出力される。一
方、カウンタ３６は、基準クロックによりカウントアッ
プするが、上記オア回路３５からのクリア信号により一
定間隔でクリアされる。即ち、ＣＬＫ信号が正しく入力
されている状態では、オア回路３５から定期的にクリア
信号が出力され、カウンタ３６がクリアされる。このた
めカウンタ３６のカウント値は、ある値以上にはならな
い。
フリップフロップ３１，３２によりＣＬＫ信号の立上が
り、立下がりエッジを読込んで出力する。このフリップ
フロップ３１，３２の出力信号をナンド回路３３，３４
及びオア回路３５を介して取り出すことにより、オア回
路３５から図１０に示すようにＣＬＫ信号の立上がり、
立下がりエッジに同期したクリア信号が出力される。一
方、カウンタ３６は、基準クロックによりカウントアッ
プするが、上記オア回路３５からのクリア信号により一
定間隔でクリアされる。即ち、ＣＬＫ信号が正しく入力
されている状態では、オア回路３５から定期的にクリア
信号が出力され、カウンタ３６がクリアされる。このた
めカウンタ３６のカウント値は、ある値以上にはならな
い。
【００２２】しかし、ＣＬＫ信号が入力されないと、オ
ア回路３５からクリア信号が出力されず、カウンタ３６
はクリアされずにカウントアップ動作を継続し、そのカ
ウント値が設定値に達した時点でカウントアップ信号を
出力する。このカウントアップ信号は、子局におけるＣ
ＬＫの断線信号として図６の出力ラッチ２１２をクリア
したり、独立のエラー（ＣＬＫエラー）として出力され
る。また、ＳＹＮＣ信号についてもＣＬＫ信号と同様な
断線検出回路が設けられている。一方、ＴＸＤ，ＲＸＤ
の断線については、一般の通信で用いられているパリテ
ィチェックＣＲＣ等が採用される。
ア回路３５からクリア信号が出力されず、カウンタ３６
はクリアされずにカウントアップ動作を継続し、そのカ
ウント値が設定値に達した時点でカウントアップ信号を
出力する。このカウントアップ信号は、子局におけるＣ
ＬＫの断線信号として図６の出力ラッチ２１２をクリア
したり、独立のエラー（ＣＬＫエラー）として出力され
る。また、ＳＹＮＣ信号についてもＣＬＫ信号と同様な
断線検出回路が設けられている。一方、ＴＸＤ，ＲＸＤ
の断線については、一般の通信で用いられているパリテ
ィチェックＣＲＣ等が採用される。
【００２３】このように、データ同期信号（ＳＹＮＣ）
と通信クロック（ＣＬＫ）を用いて送受信データの同期
を取り、通信プロトコルを用いずに通信を行なうことに
より、子局２Ａ，２Ｂ，…にプロセッサ制御による送受
信ユニットを必要とせず、構成を簡略化して小型化でき
る。
と通信クロック（ＣＬＫ）を用いて送受信データの同期
を取り、通信プロトコルを用いずに通信を行なうことに
より、子局２Ａ，２Ｂ，…にプロセッサ制御による送受
信ユニットを必要とせず、構成を簡略化して小型化でき
る。
【００２４】
【発明の効果】以上詳記したように本発明によれば、親
局と子局の通信がプロトコル無しで可能であり、子局の
構成を簡略化して小型化が容易となる。また、子局の送
受信制御において、通信クロックとデータ同期信号の欠
落を検知するようにしているので、断線によるデータの
欠落を未然に検出でき、信頼性の高いデータ伝送が可能
となる。
局と子局の通信がプロトコル無しで可能であり、子局の
構成を簡略化して小型化が容易となる。また、子局の送
受信制御において、通信クロックとデータ同期信号の欠
落を検知するようにしているので、断線によるデータの
欠落を未然に検出でき、信頼性の高いデータ伝送が可能
となる。
【図１】本発明の一実施例に係る装置全体を示すブロッ
ク図。
ク図。
【図２】図１の実施例における通信タイミングを示す
図。
図。
【図３】図１の実施例における親局の構成を示すブロッ
ク図。
ク図。
【図４】図１の実施例における親局の通信制御部の構成
を示すブロック図。
を示すブロック図。
【図５】図１の実施例における子局の構成を示すブロッ
ク図。
ク図。
【図６】図１の実施例における子局の通信制御部の構成
を示すブロック図。
を示すブロック図。
【図７】図６の送受信御部内のカウンタ部の構成を示す
ブロック図。
ブロック図。
【図８】図７の各部タイミングを示すタイムチャート。
【図９】図６の送受信制御部内のエラー検出部の構成を
示すブロック図。
示すブロック図。
【図１０】図９の動作タイミングを示すタイムチャー
ト。
ト。
【図１１】従来装置の構成を示すブロック図。
１…親局、２Ａ（スレーブNo. １），２Ｂ（スレーブN
o. ２），２Ｃ（スレーブNo. ３）…子局、１１…ＣＰ
Ｕ（プロセッサ）、１２…ＤＰＲＡＭ（Dual Port ＲＡ
Ｍ）、１３ａ，１３ｂ…通信制御部、１４ａ，１４ｂ…
カプラ、２１…通信制御部、１３１…送信バッファ、１
３２…送信レジスタ、１３３…受信バッファ、１３４…
受信レジスタ、１３５…送受信制御部、１３６…ＤＭＡ
制御部、１３７…ＤＭＡアビータ、２１…通信制御部、
２２ａ，２２ｂ，２２ｃ，２２ｄ…カプラ、２３…アナ
ログ／ディジタル変換器（Ａ／Ｄ）、２４…サンプルホ
ールド回路（Ｓ／Ｈ）、２５…マルチプレクサ（ＭＰ
Ｘ）、２１１…受信レジスタ、２１２…出力ラッチ（Ｔ
ＥＳＴ出力ラッチ、ＤＯ出力ラッチ、ＡＯ出力ラッ
チ）、２１３…ＡＩ入力ラッチ回路、２１５…マルチプ
レクサ（ＭＰＸ）、２１６…送信レジスタ、２１７…送
受信制御部、２１７ａ…ビットカウンタ、２１７ｂ…ポ
ートカウンタ、２１７ｃ…局カウンタ、２１８…Ａ／Ｄ
変換制御部、ＳＹＮＣ…データ同期信号、ＣＬＫ…クロ
ック信号、３１，３２…Ｄ型フリップフロップ、３６…
カウンタ。
o. ２），２Ｃ（スレーブNo. ３）…子局、１１…ＣＰ
Ｕ（プロセッサ）、１２…ＤＰＲＡＭ（Dual Port ＲＡ
Ｍ）、１３ａ，１３ｂ…通信制御部、１４ａ，１４ｂ…
カプラ、２１…通信制御部、１３１…送信バッファ、１
３２…送信レジスタ、１３３…受信バッファ、１３４…
受信レジスタ、１３５…送受信制御部、１３６…ＤＭＡ
制御部、１３７…ＤＭＡアビータ、２１…通信制御部、
２２ａ，２２ｂ，２２ｃ，２２ｄ…カプラ、２３…アナ
ログ／ディジタル変換器（Ａ／Ｄ）、２４…サンプルホ
ールド回路（Ｓ／Ｈ）、２５…マルチプレクサ（ＭＰ
Ｘ）、２１１…受信レジスタ、２１２…出力ラッチ（Ｔ
ＥＳＴ出力ラッチ、ＤＯ出力ラッチ、ＡＯ出力ラッ
チ）、２１３…ＡＩ入力ラッチ回路、２１５…マルチプ
レクサ（ＭＰＸ）、２１６…送信レジスタ、２１７…送
受信制御部、２１７ａ…ビットカウンタ、２１７ｂ…ポ
ートカウンタ、２１７ｃ…局カウンタ、２１８…Ａ／Ｄ
変換制御部、ＳＹＮＣ…データ同期信号、ＣＬＫ…クロ
ック信号、３１，３２…Ｄ型フリップフロップ、３６…
カウンタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 29/14 Ｈ０４Ｑ 9/14 Ｌ 7170−5Ｋ
Claims (1)
- 【請求項１】 シーケンサ及び計算機制御装置と各種遠
隔入出力装置との間をシリアルラインを介して接続する
リモート入出力装置において、親局側にデータ送受信制
御のためのデータ同期信号及び通信クロックの出力手段
を備え、子局側に上記データ同期信号と通信クロックを
用いて送受信データの同期を取って通信を行なう手段、
及び上記データ同期信号、通信クロックの各ラインの断
線を検知する断線検知手段を備えたことを特徴とするリ
モート入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048443A JPH05252163A (ja) | 1992-03-05 | 1992-03-05 | リモート入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4048443A JPH05252163A (ja) | 1992-03-05 | 1992-03-05 | リモート入出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05252163A true JPH05252163A (ja) | 1993-09-28 |
Family
ID=12803497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4048443A Withdrawn JPH05252163A (ja) | 1992-03-05 | 1992-03-05 | リモート入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05252163A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010250618A (ja) * | 2009-04-16 | 2010-11-04 | Mitsubishi Electric Corp | 安全監視入力装置 |
| WO2018146900A1 (ja) * | 2017-02-07 | 2018-08-16 | オムロン株式会社 | 制御装置および通信装置 |
| JP2018129613A (ja) * | 2017-02-07 | 2018-08-16 | オムロン株式会社 | 制御装置および通信装置 |
-
1992
- 1992-03-05 JP JP4048443A patent/JPH05252163A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010250618A (ja) * | 2009-04-16 | 2010-11-04 | Mitsubishi Electric Corp | 安全監視入力装置 |
| WO2018146900A1 (ja) * | 2017-02-07 | 2018-08-16 | オムロン株式会社 | 制御装置および通信装置 |
| JP2018129614A (ja) * | 2017-02-07 | 2018-08-16 | オムロン株式会社 | 制御装置および通信装置 |
| JP2018129613A (ja) * | 2017-02-07 | 2018-08-16 | オムロン株式会社 | 制御装置および通信装置 |
| US11036205B2 (en) | 2017-02-07 | 2021-06-15 | Omron Corporation | Control device and communication device |
| US11068423B2 (en) | 2017-02-07 | 2021-07-20 | Omron Corporation | Control device and communication device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990518 |