JPH02246550A

JPH02246550A - 可変長シリアルデータ通信方式

Info

Publication number: JPH02246550A
Application number: JP1066055A
Authority: JP
Inventors: Kazuhiko Takeda; 和彦武田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-03-20
Filing date: 1989-03-20
Publication date: 1990-10-02
Anticipated expiration: 2012-11-17
Also published as: JP2677274B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕送信すべきデータ長に応じて容易にシステムを構成可能
とする可変長シリアルデータ通信方式に関し、簡単な回路構成、かつ伝送効率を向上させて可変長のシ
リアルデータの送受信可能にすることを目的とし、送信側に、第１のデータ保持・転送回路、第１のタイミ
ング回路およびフレーミング回路を有する送信マスタ部
と、第１のデータ保持・転送回路と同じ構成のデータ保
持・転送回路を有する、伝送すべきデータ数に応じた１
以上の送信スレーブ部とが設けられ、受信側に、第２の
データ保持・転送回路、第２のタイミング回路および同
期回路を有する受信マスタ部と、第２のデータ保持・転
送回路と同じ構成を有するデータ保持・転送回路を有す
る、受信すべきデータ数に応じた１以上の受信スレーブ
部とが設けられ、上記送信側の複数の第１のデータ保持
・転送回路が直列に接続され、受信側の複数の第２のデ
ータ保持・転送回路が、送信側の第１のデータ保持・転
送回路に対応して設けられ、かつ直列に接続され、第１
のタイミング回路によって直列に接続された第１のデー
タ保持・転送回路のデータが順次シリアルに転送され、
フレーミング回路がこれらのデータ保持・転送回路から
のシリアル転送データに所定のコードを付加して通信路
に送出し、同期回路が前記通信路を介して伝送されたデ
ータを同期し受信し、第２のタイミング回路の制御のも
とで、対応する第２のデータ保持・転送回路に受信デー
タを保持させるように構成する。

〔産業上の利用分野〕

本発明は送受信すべきデータ長に応じて、容易かつ最適
なシステム構成が可能な可変長シリアルデータ通信方式
に関するものであり、特に、回路構成を簡略化し、デー
タ送信効率を向上させ・る可変長シリアルデータ通信方
式に関する。

〔従来の技術〕

第４図に従来の可変長シリアルデータ通信方式の構成を
示す。

同図において、送信側に、複数の送信用ＬＳＩ　９０Ａ
〜９０Ｂが設けられ、通信路９６　、９７を介して設け
られ受信側に、複数の受信用ＬＳＩ　９５Ａ〜９５Ｂが
設けられている。送信用ＬＳＩ　９０Ａ〜９０Ｂはそれ
ぞれ同じ構成をしている。同様に、受信用ＬＳＩ　９５
Ａ〜９５Ｂも同じ構成をしている。

送信用ＬＳＩ　９０Ａは、シリアル・パラレル変換器（
Ｐ／Ｓ変換器）９１、タイミング回路９２、フレーミン
グ回路９３、モニタ回路９４が図示のように接続されて
いる。Ｐ／Ｓ変換器９１は、例えば、３２ビツトのパラ
レルデータを入力して、シリアルデータに変換し、保持
する。フレーミング回路９３は、第５図に示すように、
Ｐ／Ｓ変換器９１で変換されたシリアルデータ５ＤＡＴ
ＡＩの先頭にそのＬＳＩを示すアドレスＡＤＤを付加し
、末尾にＣＲＣコードを付加する。モニタ回路９４は、
通信路９６上の伝送データを監視し、アドレスを識別し
て自己の送信タイミングを検出する。タイ逃ング回路９
２は、モニタ回路９４からの自己の送信タイミングに基
づいて、上記Ｐ／Ｓ変換器９１、フレーミング回路９３
を制御し、自己の送信タイミングで、第５図に示すデー
タを通信路９６を介して、受信側に送出する。通信路９
７はクロックＣＬＫを送出する経路である。

送信用ＬＳＩ　９０Ｂも同様である。

受信用ＬＳＩ　９５Ａは、同期回路９７、シリアル・パ
ラレル変換器（Ｓ／Ｐ変換器）９５、タイミング回路９
６で構成されている。同期回路９７は、対応する送信用
ＬＳＩからの送信データをアドレス同期をとって受信す
る。タイミング回路９６は、送信側からのクロックに基
づいて同期回路９７を動作させ、同期回路９７で同期が
とられた受信信号をＳ／Ｐ変換器９５に入力させる。Ｓ
／Ｐ変換器９５からは、パラレルデータが出力される。

受信用ＬＳＩ　９５Ｂも同様である。

通信路９６上はシリアルのデータが伝送される。

これは通信路９６のケーブル本数を削減するためである
。

上記構成において、Ｐ／Ｓ変換器、Ｓ／Ｐ変換器のビッ
ト数が３２ビツトとした場合、９６ビツトのシリアルデ
ータ伝送を行いたい場合は、送信用ＬＳＩ、受信用ＬＳ
Ｉのそれぞれを、３個容易すればよい。また、１２８ビ
ツトに増加する場合は、送信用ＬＳＩ、受信用ＬＳＩを
もう１個づつ増設すればよい。

データ伝送ビット数を減少させる場合は、必要なだけ、
送信用ＬＳＩ、受信用ＬＳＩを取り除けばよい。

以上のように、第４図の可変長シリアルデータ通信方式
においては、送信用ＬＳＩ、受信用ＬＳＩを必要な数だ
け設けることで、任意の可変のシリアルデータの通信が
容易に可能な構成となっている。

〔発明が解決しようとする課題〕

送信用ＬＳＩの各々は、自己の送信タイミングを検出す
るため、モニタ回路を設けなければならない、また、タ
イミング回路をそれぞれの送信用ＬＳＩに設けなければ
ならない、それに対応して、受信用ＬＳＩに、同期回路
およびタイミング回路を設けなければならない。さらに
各送信用ＬＳＩからはアドレスとＣＲＣコードを付加し
たデータを送信するので、フレーミンク回路も設けなけ
ればならない、これらの回路は複雑であり、高価格にな
るという問題がある。すなわち、この構成によれば、伝
送するビット数にほぼ比例した設備費用がかかるという
問題がある。

ついで、各送信用ＬＳＩごとにアドレスとＣＲＣコード
を付加してしいるので、実際の送信すべきシリアルデー
タのほかにこれらのデータも伝送され、伝送効率が低下
するという問題がある。

さらに、送信用ＬＳＩ相互間にはなんの同期もとられて
いず、前の送信が完了したら自己の送信を開始している
に過ぎない。したがって、受信側も同期がとられていな
い。よって、同期をとって送受信を行うことが出来ない
、これに関して、たとえば、ある決まった時間にデータ
の送受信を行おうとしても、そのような送受信は実現で
きないという問題がある。

本発明は、上記問題を解決し、伝送すべきデータのビッ
ト数の変化に容易に対応可能であるとともに、回路が簡
単になり、伝送効率も向上可能な可変長シリアルデータ
通信方式を提供することを目的とする。また、本発明は
同期状態で送受信が可能な可変長シリアルデータ通信方
式を提供することを目的とする。

〔課題を解決するための手段〕

本発明の可変長シリアルデータ通信方式の原理ブロック
図を第１図に示す。

同図において、通信路７０を介して、送信側と受信側と
に分離されている。

送信側に、第１のデータ保持・転送回路１１、第１のタ
イミング回路１２およびフレーミング回路１３を有する
送信マスタ部１０と、第１のデータ保持・転送回路と同
じ構成のデータ保持・転送回路２１　、３１を有する、
伝送すべきデータ数に応じた１以上の送信スレーブ部２
０　、３０とが設けられている。

受信側に、第２のデータ保持・転送回路６１、第２のタ
イミング回路６２および同期回路６３を有する受信マス
タ部６０と、第２のデータ保持・転送回路と同じ構成を
有するデータ保持・転送回路４１　、５１を有する、受
信するデータ数に応じた１以上の受信スレーブ部４０　
、５０とが設けられている。

送信側の第１のデータ保持・転送回路１１〜３１が直列
に接続されている。

受信側の第２のデータ保持・転送回路４１〜６１が、送
信側の第１のデータ保持・転送回路１１〜３１に対応し
て設けられ、かつ直列に接続されている。

第１のタイミング回路１２によって直列に接続された第
１のデータ保持・転送回路１１〜３１のデータが順次シ
リアルに転送される。フレーミング回路１３が、第２図
に示すように、これらのデータ保持・転送回路１１〜３
１からのシリアル転送データ５ＤＡＴＡＩ〜５ＤＡＴＡ
３の先頭にアドレスＡＤＤ、および、末尾に所定のコー
ド、たとえばＣＲＣコードを付加して通信路７０に送出
する。尚、送信側と受信側とがｌ対ｌ対応の場合、アド
レスＡＤＤは特に必要としない、但し、以下、アドレス
がある場合について述べる。

同期回路６３が通信路７０を介して伝送されたデータを
同期させて受信する。第２のタイミング回路６２の制御
のもとで、対応する第２のデータ保持・転送回路４１〜
６１に受信データを保持させる。

第１図では、送信スレーブ部が２個、受信スレーブ部も
２個の場合を示しているが、これらは伝送すべきデータ
のビット数によって定まる。ただし、複雑な回路構成を
有する送信マスタ部１０および受信マスタ部６０は１個
のみである。一方、各送信スレーブ部内にはデータ保持
・転送回路が設けられているに過ぎない。同様に、各受
信スレーブ部にはデータ保持・転送回路が設けられてい
るに過ぎない。その結果、全体としての回路は相当簡単
になる。

また、第２図に示すように、全体のシリアルデータの先
頭にアドレス、末尾のＣＲＣコードなどのコードが付加
されているに過ぎないので、第５図に示したような伝送
効率が低下する要因が排除されている。

さらに、第２図に示すように、各シリアルデータのフォ
ーマットは決まっているので、データ相互間の同期がと
られている。

第１のタイミング回路１２および第２のタイミング回路
６２はそれぞれ、送信スレーブ部の数、受信スレーブ部
の数に応じて、第１、第２のデータ保持・転送回路の動
作を制御するモード信号を出力する。これらの送信スレ
ーブ部の数、受信スレーブ部の数は図示のＮＯとして与
えられる。したがって、これらタイミング回路は複雑な
回路変更をすることなく、伝送すべきデータのビット数
の変化に容易に対応可能な構成となっている。

第１のデータ保持・転送回路１１〜３１が、第１のタイ
ミング回路１２からの第１のモードに応じてパラレルデ
ータを保持し、第１のタイミング回路１２からの第２の
モードに応じてシリアル転送する回路である。また、第
２のデータ保持・転送回路４１〜６１が、第２のタイミ
ング回路６２からの第１のモードに応じてシリアル転送
し、第２のタイミング回路６２からの第２のモードに応
じてパラレルデータを出力する回路である。この構成に
より、送信側のパラレルデータが通信路７０はシリアル
伝送されるが、受信側において、再びパラレルデータに
復元される。

〔作　用〕

送信マスタ部１０内のデータ保持・転送回路１１、送信
スレーブ部２０〜３０内のデータ保持・転送回路２１〜
３１には、予め送信すべきデータが入力される。

送信すべきデータとしては、図示のように、パラレルデ
ータＩＰＤＡＴＩ〜ＩＰＤＡＴ３、またはシリアルデー
タｌ５ＤＡＴＩ〜ｌ５ＤＡＴ３とがある。パラレルデー
タが入力される場合は、第１のデータ保持・転送回路１
１〜３１は、各パラレルデータを入力し、シリアルデー
タに変換して、保持する。シリアルデータが入力される
場合は、データ保持・転送回路１１〜３１は、それぞれ
、入力されたシリアルデータをその′まま、保持する。

かかる入力すべきデータの変換・保持、または入力・保
持は、第１のタイミング回路１２からのデータラッチを
示す第１のモード、すなわち、制御信号ＴＤＬＡＴ　Ｎ
ＴＤＬＡＴ　＝　Ｏの場合に、行われる。

第１のタイミング回路１２からの制御信号ＴＤＬＡＴ、
−ＴＤＬＡＴが“Ｉ　１１になると、すなわち、データ
保持・転送回路１１〜３１への転送指令が第１のタイミ
ング回路１２から出力されると、各データ保持・転送回
路１１〜３１は保持しているシリアルデータを順次、上
位側に出力する。このシリアルデータの転送は、第１の
タイミング回路１２から、送信スレーブ部２０〜３０の
数ＮＯに応じて、上記制御信号ＴＤＬＡＴ−〜ＴＤＬＡ
Ｔ　＝　１が出力されることによって、行われる。

フレーミング回路１３は、上記の転送されたシリアルデ
ータを、第２図に図示のデータフォーマットに配列して
、通信路７０を介して、受信側に送出する。

受信側の同期回路６３は、送信されたシリアルデータの
先頭のアドレスを識別して自己への送信データであるこ
とを判別する。自己、への送信データである場合、その
受信データを第２のデータ保持・転送回路４１〜６１側
に順次出力する。

第２のタイミング回路６２は、上記第２のデータ保持・
転送回路４１〜６１へのデータ入力時には、受信制御信
号ＲＤＬＡＴ−〜ＲＤＬＡＴ　＝　１とし、受信したシ
リアルデータが順次、第２のデータ保持・転送回路４１
〜６１内を転送可能にする。

全ての送信データが第２のデータ保持・転送回路４１〜
６１内に保持されると、第２のタイミング回路４２から
の制御信号ＲＤＬＡＴ　〜ＲＤＬＡＴが“Ｏｍになり、
それぞれ第２のデータ保持・転送回路４１〜６１に保持
されたデータが、パラレルデータ０ＰＤＡＴＩ〜０ＰＤ
ＡＴ３、またはシリアルデータ０ＳＤＡＴＩ’〜０ＡＤ
ＡＴ３として出力される。このパラレルデータか、シリ
アルデータかの出力は、送信側に対応して設けられる第
２のデータ保持・転送回路の回路構成による。

同期回路６３は受信したデータの末尾のコードをチエツ
クする。

データ保持・転送回路１１〜３１、データ保持・転送回
路４１〜６１は上記のように、データ保持および転送機
能を存している。入力データがパラレルデータかシリア
ルデータかによっては、入力時に、パラレル入力するか
シリアル入力するかの違いである。

〔実施例〕

第３図に本発明の可変長シリアルデータ通信方式の実施
例回路図を示す。

同図において、第１のデータ保持・転送回路１１〜３１
は３２ビツトのパラレルデータ、ＰＡ　０−３１／ＰＢ
　Ｏｍ３１を３２ビツトのシリアルデータに変換し、保
持する３２ビツトのパラレル・シリアル変換器（Ｐ／Ｓ
変換器）、より具体的には、パラレルデータ入力端子と
、下位からのシリアルデータを入力する端子とを有する
シフトレジスタで構成されている。したがって、第１の
タイミング回路１２からのＤＬＡＴ＝０で、上記入力パ
ラレルデータを保持することにより、同時にパラレルデ
ータからシリアルデータへの変換が行われる。Ｐ／Ｓ変
換器１１〜３１が３個直列に接続されており、合計９６
ビツトのシリアルデータの送信が行われる。

第１のタイミング回路１２からのＤＬＡＴが“ｌ”にな
ることで、上記Ｐ／Ｓ変換器１１〜３１に保持されてい
るシリアルデータＴＸＤＳが上位のＰ／Ｓ変換器にシフ
トされる。送信スレーブ部２０　、３０が２つ設けられ
ており、第１のタイミング回路１２には、送信スレーブ
部数Ｎ０＝２が設定されており、３２ビツトのシリアル
転数が、ＮＯ＋１−３回行なわれる。第１のタイミング
回路１２がその先頭に、第２図に示したアドレスを、そ
して末尾にＣＲＣコードを付加して、Ｐ／Ｓ変換器から
のシリアルデータを、バッファ回路８１、データ通信！
７Ｌバッファ回路８３を介して、受信マスタ部６０に送
出する。第１のタイミング回路１２からは、バッファ回
路８２、クロック通信路７２、バッファ回路８４を介し
て、クロックＣＬＫが、受信マスタ部６０に送出される
。このクロックＣＬＫは、送信マスタ部１０および送信
スレーブ部２０〜３０内のデータ転送、その他の制御動
作に用いられる。

受信マスタ部６０内の同期回路６３は、受信したシリア
ルデータのアドレスをチエツクして、自己への送信デー
タであることを確認し、シリアルデータの受信を行う。

第２のデータ保持・転送回路４１〜６１は、第１のデー
タ保持・転送回路１１〜３１、すなわち、Ｐ／Ｓ変換器
とは逆の、３２ビツトのシリアルデータ・パラレルデー
タ（Ｓ／Ｐ）変換器である。具体的には、シリアルデー
タの入力端子とパラレルデータ出力端子とを有する３２
ビツトのシフトレジスタである。

第２のタイミング回路６２が、ＲＤＬＡＴ　＝　１の制
御信号を出力して、上記受信シリアルデータ夕を、受信
クロックに同期して、順次、Ｓ／Ｐ変換器４１〜６１内
を転送させる。

所定の転送が終了、すると、第２のタイミング回路６２
からのＲＤＬＡＴが“θ″になり、転送が終了するとと
もに、Ｓ／Ｐ変換器４１〜６１の出力端子から、それぞ
れ３２ビツトのパラレルデータＰＡＯ−３１／ＰＢ　Ｏ
ｍ３１が出力される。

同期回路６３は末尾のＣＲＣコードをチェックする。

以上に述べたように、同期状態でシリアルデータの伝送
が可能になる。また、その伝送データは、第５図の中間
アドレス、ＣＲＣコードなどの無駄がなく伝送効率が向
上する。

以上の実施例は、パラレルデータを入力した場合につい
て述べたが、シリアルデータを入力してそのまま、シリ
アルデータを送信する場合にも適用できる。この場合、
第３図の、Ｐ／Ｓ変換器１１〜３１、Ｓ／Ｐ変換器４１
〜６１に代えて、それぞれ２入力端子、一方は図示破線
のごとく送信すべきシリアルデータの人力用の端子、他
方は下位からの転送データ入力用の端子を有するシフト
レジスタを用いる。

なお、さらにシリアル伝送データを３２ビツト増加する
場合は、送信側において、送信側スレーブ部を１個増設
し、送信スレーブ部３０のデータ保持・転送回路３１に
増設したデータ保持・転送回路を直列に接続する。同様
に、受信側において、受信スレーブ部を増設し、受信ス
レーブ部４０の第２のデータ保持・転送回路４１に増設
したデータ保持・転送回路を直列接続する。そして、第
１のタイミング回路１２の送信スレーブ部の数ＮＯを２
から３に変更するとともに、第２のタイミング回路６２
の受信スレーブ部の数ＮＯを２から３に変更する。

送信するデータのビット数を減少させる場合も同様に、
上記Ｎｏを変更するとともに、データ保持・転送回路の
みを有する、送信スレーブ部および受信スレーブ部を取
り除けばよい。

以上、−旦設置した場合の増設または削減について述べ
たが、新規に可変長シリアルデータ通信方式を構築する
場合も、自由に、送信すべきシリアルデータのビット長
にあわせて、容易に構成することができる。

〔発明の効果〕

以上述べたように、本発明の可変長シリアルデータ通信
方式よれば、簡単な回路構成で、かつ伝送効率を向上さ
せて、可変長のシリアルデータ伝送が可能になるという
効果を奏する。

【図面の簡単な説明】

第１図は本発明の可変長シリアルデータ通信方式の原理
ブロック図、第２図は第１図における伝送データのフォーマット図、第３図は本発明の実施例の可変長シリアルデータ通信方
式の回路図、第４図と従来の可変長シリアルデータ通信方式第５図は
第４図における伝送データのフォーマット図、である。（符号の説明）１０・・・送信マスタ部、１１〜３１・・・第１のデータ保持・転送回路、１２・
・・第１のタイミング回路、１３・・・フレーミング回路、２０〜３０・・・送信スレーブ部、６０・・・受信マスタ部、４１〜６１・・・受信スレーブ部、６２・・・第２のタイミング回路、６３・・・同期回路、　　７０・・・通信路。

Claims

【特許請求の範囲】１、送信側に、第１のデータ保持・転送回路（１１）、
第１のタイミング回路（１２）およびフレーミング回路
（１３）を有する送信マスタ部（１０）と、第１のデー
タ保持・転送回路と同じ構成のデータ保持・転送回路（
２１、３１）を有する、伝送すべきデータ数に応じた１
以上の送信スレーブ部（２０、３０）とが設けられ、受信側に、第２のデータ保持・転送回路（４１）、第２
のタンミング回路（４２）および同期回路（４３）を有
する受信マスタ部（４０）と、第２のデータ保持・転送
回路と同じ構成を有するデータ保持・転送回路（５１、
６１）を有する、受信するデータ数に応じた１以上の受
信スレーブ部（５０、６０）とが設けられ、送信側の複数の第１のデータ保持・転送回路（１１〜３
１）が直列に接続され、受信側の複数の第２のデータ保持・転送回路（４１〜６
１）が、送信側の第１のデータ保持・転送回路に対応し
て設けられ、かつ直列に接続され、第１のタイミング回
路によって直列に接続された第１のデータ保持・転送回
路のデータが順次シリアルに転送され、フレーミング回路がこれらのデータ保持・転送回路から
のシリアル転送データに所定のコードを付加して通信路
（７０）に送出し、同期回路が通信路を介して伝送されたデータを同期し受
信し、第２のタイミング回路の制御のもとで、対応する第２の
データ保持・転送回路に受信データを保持させる、よう
にしたことを特徴とする可変長シリアルデータ通信方式
。