JPS63169840A - フレ−ム同期装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 挟」Ｃ１野 本発明は時分割多重伝送方式、とくに、その時分割多重
化装置および時分割分離化装置におけるフレーム同期装
置に関する。

従ｍ貞 時分割多重伝送系の同期伝送方式では、送信器の発生す
るクロックに同期するよう再生中継器や受信器にてクロ
ックを再生する必要がある。従来、時分割多重フレーム
を構成する個々のタイムスロットを識別するために、受
信側では、送信器の送出クロックに同期したサンプルク
ロックを必要する。また、フレーム同期を確保し、これ
を保持するためには、伝送容量にある程度の余裕を必要
とする。

たとえば電話網のように、多重音声トラヒックを伝送す
る網では、情報ビットが一方の所定の論理状態、たとえ
ば「０」またはｒｌＪのみが常時継続することはほとん
ど生じない、したがって、各チャネルにおいて連続する
数フレームのビットを所定のビットパターン、たとえば
「０」および「１」の交互の繰返しパターンの形で伝送
し、受信側でこれを検出する監視を行なうことによって
、同期を確立する方式がとられている。この方式では、
フレーム同期外れが生ずると、そのフレームに多重化さ
れている全チャネルのデータを失うことになる。また、
同期を回復するために長い時間を要する。さらに、同期
を確立するのに要する時間が情報のパターンに依存する
などの欠点がある。

目　　　的 本発明はこのような従来技術の欠点を解消し、同期外れ
による影響が最小化されたフレーム同期装置を提供する
ことを目的とする。

１−羞 本発明によるフレーム同期装置は、複数のチャネルから
データを取り込み一時保持する保持手段と−、保持され
たデータを所定のクロック速度で複数のチャネルにわた
って多重化してフレームを組み立て、直列に出力する並
直列変換手段と、並直列変換手段から出力されるフレー
ムに所定のビットパターンのフレーム開始符号を挿入す
る符号挿入手段と、並直列変換手段から出力されるフレ
ームに所定のビット間隔ごとに所定の論理に従ってビッ
トを挿入するビット挿入手段とを有し、フレーム開始符
号は複数のビットを含み、複数のビットのうち少なくと
も１ビットは一方の論理状態をとり、所定の論理は、ビ
ットが挿入される前後のビットの論理状態の連続性を絶
つ論理をとる。

本発明によるフレーム同期装置はまた、所定のビットパ
ターンのフレーム開始符号を含み前後のビットの論理状
態の連続性を絶つ論理状態のビットが所定のビット間隔
で挿入され複数のチャネルのデータが多重化されたフレ
ームを受信し、フレームからクロックを再生するクロッ
ク再生手段と、再生されたクロックに応動してフレーム
を受信し、フレームのデータを並列に出力する直並列変
換手段と、直並列変換手段から出力されたフレームから
フレーム開始符号を検出する検出手段と、検出手段がフ
レーム開始符号を検出すると、直並列変換手段から出力
されたデータを取り込んで複数のチャネルへ出力する出
力手段とを有する。

以下、本発明の一実施例に基づいて具体的に説明する。

本発明の１つの実施例では、第３図に例示するようなフ
レーム構成をとっている。１つのフレームはフレーム開
始パターン（ＳＹＮ）　１０とメツセージチャネル１２
からなる。メツセージチャネル１２は。

全体で（ｎ−２）（ｋ＋１）木のチャネルのデータを含
むに個のデータチャネル１４と、フレーミングビット（
Ｆ−Ｂ）　１Ｂとからなる。ただしｎは３より大きな自
然数、ｋは自然数である。この場合、データチャネル１
４の長さはｎ−２ビット、フレーミングビット１６は１
ビットである。換言すれば、フレーミングビットは所定
のビット間隔、すなわち（ｎ−２）ビットの間隔で１ビ
ットが挿入される。フレーム開始パターンのビット数お
よびフレーミングピットの間隔、換言すれば上述のｎの
値は、後述するサンプリングクロック再生回路５８の性
能、すなわち耐連続「０」またはｒｌＪ時間性能と、デ
ータ伝送速度との関係から適切な値が決定される。つま
りフレーミングビット１６間の間隔ｎ−２は、送信側に
おいて直列データ中の連続する「０」または「１」の時
間を制限し、受信側において到来した直列データに含ま
れるクロックタイミング情報からサンプリングクロック
を確実に導出可能とするようなビット長としている。こ
れによって受信側で確実なりロック再生が可能となる。

フレーミングビット１８は、これを挿入すべき位置の前
後の２つのデータチャネル１４の各１ビットの否定論理
和（ＮＯＲ）をとって挿入される。つまり、それが挿入
されるビット位置の前後のビットの論理状態の連続性を
絶つような論理状態をとるビットが挿入される。

フレーム開始パターンｌＯは、フレームの先頭に位置し
てこれを識別する所定のパターンのビット列を有するフ
レーム開始符号であり、その長さはｎビットである。こ
の所定のビットパターンは。

少なくとも１ビットは一方の論理状態をとり、他のビッ
トは他方の論理状態をとる。たとえば「０」の１ビット
で開始し、これに（ｎ−１）ビットの「１」が続く。た
とえばｎが５であればｒｏｌｌｌｌ　Ｊ　、　６であれ
ばｒｏｌｌｌｌｌＪである。このようにフレーム開始パ
ターン１０とフレーミングピット１６の間隔を規定する
ことにより、フレーム開始パターン１０と同じビットパ
ターンがメツセージチャネル１２に出現することがない
ようにしている。そこで、ｌフレーム内のフレーム開始
パターン１０を確実に識別することができる。

これかられかるように、本実施例におけるフレーム同期
方式では、サンプリングクロックの確実な再生のために
、直列データの数ビットごとに１少なくとも１回は論理
状態の反転が生ずるようなフレーム構成をとっている。

第１図を参照すると、１５チヤネル雰１〜雲１５の回線
２０からのデータを受信して第３図のフレームに多重化
し、これを出力２２から出力する多重化回路の実施例が
示されている。多重化回路は基本的には、ＦＩＦＯ２４
および並直列変換回路２Ｂを有する。

ＦＩＦＯ２４は、１５チヤネルの回線２０からビット直
列のデータを受信するためのバッファ回路であり、本実
施例では少なくとも２ビットの深さを有する。これは、
後段の並直り変換回路２６がデータを取り込む際のセッ
トアツプホールド時間を確保するため、データの更新を
行なわない期間を有する。多重化するチャネルの本数は
一般には、（ｎ−２）（ｋ＋１）本である。　ＦＩＦＯ
２４のデータ取込みタイミング、すなわちＦＩＦＯデー
タの更新のタイミングは、局部発振回路２８の発生する
クロック４Ｂにて駆動されるＦＩＦＯ取込みタイミング
制御回路３０からのイネーブル信号３２によって規定さ
れる。

並直列変換回路２Ｂは、１５チヤネルに対応するＦＩＦ
Ｏ２４からの出力３２を受けて第３図のフレームを形成
し、これをビット直列に出力２２へ出力するシフトレジ
スタ回路である０図示のように、３チヤネルおき、すな
わち一般的にはｎ−２チヤネルおきに２人力ＮＯＲゲー
ト３４が設けられている。

ＮＯＲゲート３４の２つの入力は、その前後のチャネル
の出力３２に接続され、その出力３Ｂがフレーミングピ
ット１８として並直列変換回路２６に入力される。これ
によってフレーミングビット生成回路、すなわちビット
挿入回路が形成されている。

また、並直列変換回路２Ｂの直列歩進方向の先頭部には
、フレーム開始パターン１ｏを表わす固定ビット、この
例ではｒｏｌｌｌｌ　Ｊの５ビットが固定的に入力され
る。これは、第１ビットに地気３８が、また第２〜５ビ
ットに電源Ｖｃｃがそれぞれ接続されることによって入
力される。これによって、フレーム開始パターン生成回
路、すなわちフレーム開始符号挿入回路が形成されてい
る。

並直列変換回路２Ｂには、モジュロ２４ノ２　進カウン
タ４２の桁上げ出力（キャリー）４４に応動してその入
力３８．４０．３２および３４が並列にロードされる。

同回路２Ｂは、局部発振回路２日にてクロック駆動され
て歩進し、出力２２からデータを直列に出力する。カウ
ンタ４２は、フルカウントが「２４」のバイナリカウン
タであり、フルカウントに達するとキャリーを出力４４
に発生する。すなわちこれは、本実施例における１フレ
ームの長さ２４ビットに対応し、そのビット位置を計数
する計数回路である。

局部発振回路２８の発生するクロック４６に応動してＦ
ＩＦＯ取込みタイミング制御回路３０は、ＦＩＦＯ２４
にＦＩＦＯ取込みイネーブル信号３２を発生すると、Ｆ
ＩＦＯ２４は回線２０からチャネルデータを取り込む、
並直列変換回路２Ｂが出力２２から１フレームを送出し
終ると、カウンタ４２はそのキャリー出力４４に桁上げ
信号を発生する。これに応動して、並直列変換回路２Ｂ
はその入力３８．４０．３２および３４のビット状態を
並列に取り込むとともに、ＦＩＦＯ取込みタイミング制
御回路３０はＦＩＦＯ取込みイネーブル信号３２を消勢
する。

これによって、並直列変化回路２Ｂにはｌフレーム分の
２４ビットデータがロードされ、以降１局部発振回路２
８の発生するクロック４Ｂに応動してその内容を直列に
歩進させ、出力２２から順次送出する。こうして、１フ
レームの信号が出力２２から多重回線に送信される。こ
れかられかるように、フレーム開始パターン１０の５ビ
ットと、１５チャネル分のデータチャネル１４が多重化
され、その間にフレーミングビット１８が挿入されて送
信される。そこで、出力２２において「Ｏ」または「１
」が連続して生起するシンボル期間数がそれぞれ５ビッ
トまたは７ビット以内に制限される。

第２図を参照すると、たとえば第１図の多重化回路の出
力２２から回線を伝送されたフレームを受信し、これを
多重分離して１５チヤネル雲１〜参１５の回線５０に分
配する分離化回路の実施例が示されている０分離化回路
は基本的には、直並列変換回路５２および並列データ保
持回路５４を有する。直並列変換回路５２には第３図の
フレームを受信する入力２２が接続され、同人力はタイ
ミング再生回路５８にも接続されている。

タイミング再生回路５日は、入力２２のビット列からサ
ンプリングクロックを抽出して再生するクロック再生回
路である。この実施例では、上述のように論理「０」お
よびｒｌＪの連続生起の最大炎が制限されているので、
この最大炎の期間を経過すれば必ず論理状態の反転が生
ずる。したがってタイミング再生回路５Ｂは、この論理
反転を識別してサンプリングクロックを導出できる回路
であればよい、再生されたサンプリングクロックは出力
ＢＯから直並列変換回路５２に与えられる。

直並列変換回路５２は、再生クロック信号６０に応動し
て入力２２からのフレームをビット直列に受信し、１フ
レ一ム分を受信するとこれを並列にその出力５６および
θ２から出力するシフトレジスタ回路である。先頭の５
ビット出力６２にはフレーム開始パターン１０が出力さ
れるが、これはフレーム開始パターン検出回路８４に入
力される。フレーム開始パターン検出回路６４は、常時
、正しいフレーム開始パターンビット列、すなわち本実
施例ではビット列ｒ０１１１１　Ｊとの照合を行ない、
両者が一致すると並列データ取込み信号をその出力６Ｂ
に発生する。同信号６８は並列データ保持回路５４およ
びＡＮＤゲート６８に入力される。

並列データ保持回路５４は、並列データ取込み信号８Ｂ
に応動して直並列変換回路５２の１５本の並列出力５６
の論理状態を並列に取り込み、保持するラッチ回路であ
り１本装置の出力回路を構成している。その１５本の出
力５０がこの分離化回路の各チャネルごとの出力となる
。

前述のように１フレームには３チヤネルおきに、一般に
は（ｎ−２）チャネルおきにフレーミングピッ）［１が
挿入されている。そこで、直並列変換回路５２の出力の
うちフレーミングピット１Ｂの出カフ０と、その前後の
２ビットの出カフ２がフレーミングビット検出回路７４
に入力される。フレーミングビット検出回路７４は、受
信したメツセージチャネル１２が正しいメツセージチャ
ネルおよびフレーミングピットで構成されているかを検
出する回路であり、伝送されたフレームの多重分離動作
に直接必要な回路ではないが、受信したフレームビット
構成の適否を判定するのに役立つ、その判定用カフＢは
、正しい受信で高レベルとなり、　ＡＮＤゲート、６８
の他方の入力に接続されている。したがってＡＮＤゲー
ト８８の出カフ８には、多重回線２２から受信されたビ
ット列が正しいフレーム開始パターン１０およびフレー
ミングピット１８を有するとき、その旨を示す「フレー
ム同期装置」が出力される。

回線２２に順次到来するフレームは、タイミング再生回
路５８で再生された再生クロック信号６０に同期して直
並列変換回路５２内を順次シフトしてこれに取り込まれ
る０歩進するにつれフレームの先頭ビットがシフトレジ
スタの最奥段まで到達すると、すなわちｌフレーム分の
データが直並列変換回路５２に完全に取り込まれると、
フレーム開始パターン検出回路６４が正しいビット列パ
ターンの検出を行なう。

正しいフレーム開始パターンが検出されると、並列デー
タ取込み信号Ｈが同検出回路Ｂ４から並列データ保持回
路５４に与えられ、これに応動して並列データ保持回路
５４は直並列変換回路５２の並列出力５８からデータを
並列に取り込み、装置出力５０に出力する。

このように本実施例では、第１図の多重化回路によって
（ｎ−２）　（ｋ＋１）チャネル分のデータチャネルを
多重化する際、論理「０」またはｒｌＪが連続して生起
するシンボル期間数をそれぞれ５ビットまたは７ビット
以内に制限している。これによって第２図の分離化回路
では、受信したフレームからサンプリングクロックを短
時間で確実に抽出することができる。つまり、直列デー
タ列において所定のビット数ごとに少なくとも１回は論
理状態の反転が生ずるようなフレーム構成をとっている
。また分離化回路では、直並列変換されたデータの並列
データ保持回路５４へのロードタイミングをフレーム開
始パターンの一致によって決定している。したがって、
ｌフレームごとに確実に同期をとることができる。

幼−一朱 本発明によれば、フレーム開始パターン以外で伝送誤り
が生じても、他のチャネルは正しく伝送される。またフ
レーム開始パターン自体に伝送誤りが生じても、高々ｌ
フレーム期間で再同期が確立される。この同期確立時間
にはデータ依存性がない、フレーム開始パターンのビッ
ト数およびフレーミングピットの間隔がサンプリングク
ロック再生回路の性能およびデータ伝送速度の条件を満
たしているかぎり、確実なりロック再生が行なわれる０
本発明は、網同期系で従属同期方式をとる場合、そのク
ロック分配についても同様に適用される。

【図面の簡単な説明】

第１図は本発明によるフレーム同期装置の多重化回路の
実施例を示す機能ブロック図。 第２図は本発明によるフレーム同期装置の分離化回路の
実施例を示す機能ブロック図、第３図は同実施例におけ
る伝送フレームの構成例を示す図である。 部　の符　の・ １０、、、フレーム開始パターン １Ｂ・・６フレーミングピツト ２４、、、ＦＩＦＯ ２Ｂ、、、並直列変換回路 ３４、、、ＮＯＲゲート ５２、、、直並列変換回路 ５４、、、並列データ保持回路 ５８、、、タイミング再生回路

Claims (1)

1. 【特許請求の範囲】 １、複数のチャネルからデータを取り込み一時保持する
   保持手段と、 該保持されたデータを所定のクロック速度で前記複数の
   チャネルにわたって多重化してフレームを組み立て、直
   列に出力する並直列変換手段と、 該並直列変換手段から出力されるフレームに所定のビッ
   トパターンのフレーム開始符号を挿入する符号挿入手段
   と、 該並直列変換手段から出力されるフレームに所定のビッ
   ト間隔ごとに所定の論理に従ってビットを挿入するビッ
   ト挿入手段とを有し、 前記フレーム開始符号は複数のビットを含み、該複数の
   ビットのうち少なくとも１ビットは一方の論理状態をと
   り、 前記所定の論理は、該ビットが挿入される前後のビット
   の論理状態の連続性を絶つ論理をとることを特徴とする
   フレーム同期装置。 ２、所定のビットパターンのフレーム開始符号を含み前
   後のビットの論理状態の連続性を絶つ論理状態のビット
   が所定のビット間隔で挿入され複数のチャネルのデータ
   が多重化されたフレームを受信し、該フレームからクロ
   ックを再生するクロック再生手段と、 該再生されたクロックに応動して前記フレームを受信し
   、該フレームのデータを並列に出力する直並列変換手段
   と、 該直並列変換手段から出力されたフレームから前記フレ
   ーム開始符号を検出する検出手段と、該検出手段が該フ
   レーム開始符号を検出すると、該直並列変換手段から出
   力されたデータを取り込んで前記複数のチャネルへ出力
   する出力手段とを有することを特徴とするフレーム同期
   装置。