JPH05219046A - 固定フォーマットフレーム伝送ネットワークのためのフレーム伝送デバイス - Google Patents
固定フォーマットフレーム伝送ネットワークのためのフレーム伝送デバイスInfo
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- JPH05219046A JPH05219046A JP4198581A JP19858192A JPH05219046A JP H05219046 A JPH05219046 A JP H05219046A JP 4198581 A JP4198581 A JP 4198581A JP 19858192 A JP19858192 A JP 19858192A JP H05219046 A JPH05219046 A JP H05219046A
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- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
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- H—ELECTRICITY
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- H04Q11/0407—Selecting arrangements for multiplex systems for time-division multiplexing using a stored programme control
- H04Q11/0414—Details
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- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ネットワークノードフレームの同期性を絶え
ず監視し、またネットワークノード内の両方向のデータ
伝送の監視並びにオンライン診断の手段を提供する。 【構成】 固定数のスロットを含む固定長データフレー
ムがプロセッサ２３の制御下においてメモリ１０へ及び
これから伝送される。入力データはＦＩＦＯ−ＩＮシフ
トレジスタ２２に入る。出力フレームはＦＩＦＯ−ＯＵ
Ｔ２４レジスタを通って出る。両方のＦＩＦＯに一つの
エクストラビット位置が提供される。このエクストラビ
ットはシステムの同期化動作を制御するために使用され
る同期ビット（フラッグ）を挿入するために使用され
る。このエクスラビット位置がラップテスト動作を可能
にするためにＦＩＦＯ−ＯＵＴからＦＩＦＯ−ＩＮにフ
ィードバックされる。
ず監視し、またネットワークノード内の両方向のデータ
伝送の監視並びにオンライン診断の手段を提供する。 【構成】 固定数のスロットを含む固定長データフレー
ムがプロセッサ２３の制御下においてメモリ１０へ及び
これから伝送される。入力データはＦＩＦＯ−ＩＮシフ
トレジスタ２２に入る。出力フレームはＦＩＦＯ−ＯＵ
Ｔ２４レジスタを通って出る。両方のＦＩＦＯに一つの
エクストラビット位置が提供される。このエクストラビ
ットはシステムの同期化動作を制御するために使用され
る同期ビット（フラッグ）を挿入するために使用され
る。このエクスラビット位置がラップテスト動作を可能
にするためにＦＩＦＯ−ＯＵＴからＦＩＦＯ−ＩＮにフ
ィードバックされる。
Description
【０００１】
【産業上の利用分野】本発明はデジタル伝送ネットワー
ク、より詳細には、ネットワークノード内で固定フォー
マットのフレーム伝送を監視及び同期するためのメカニ
ズムに関する。
ク、より詳細には、ネットワークノード内で固定フォー
マットのフレーム伝送を監視及び同期するためのメカニ
ズムに関する。
【０００２】
【従来の技術】デジタル伝送ネットワークにおいては、
多数のユーザからのデータが一つのネットワークノード
から別のネットワークノードへと、それらの対応する最
終宛先までシリアルに伝送される。高い効率が様々のネ
ットワークノード間の高速リンクと前記複数のユーザに
よって提供されるデータが同一ライン或はトランク設備
上に供給されるために一つの共通フレームに多重化され
るいわゆる時分割多重（Time Division Multiplex ）技
術とを組合わせて使用することによって達成される。個
々のユーザはそれにデータを挿入するための一つ或は数
個のフレームスロットを割り当てられる。例えば、一つ
のＴ１固定長フレームは０から３１までの番号を持つ３
２個のスロットを含む。ネットワークを通じての個々の
スロット内容の経路は最終的な意図されるデータの宛先
並びに動的に割り当てられるネットワーク経路に依存す
る。
多数のユーザからのデータが一つのネットワークノード
から別のネットワークノードへと、それらの対応する最
終宛先までシリアルに伝送される。高い効率が様々のネ
ットワークノード間の高速リンクと前記複数のユーザに
よって提供されるデータが同一ライン或はトランク設備
上に供給されるために一つの共通フレームに多重化され
るいわゆる時分割多重（Time Division Multiplex ）技
術とを組合わせて使用することによって達成される。個
々のユーザはそれにデータを挿入するための一つ或は数
個のフレームスロットを割り当てられる。例えば、一つ
のＴ１固定長フレームは０から３１までの番号を持つ３
２個のスロットを含む。ネットワークを通じての個々の
スロット内容の経路は最終的な意図されるデータの宛先
並びに動的に割り当てられるネットワーク経路に依存す
る。
【０００３】通常、送信ユーザと対応する最終データ宛
先との間で数個のネットワークノードが経由され、ま
た、個々のノードの所で、入力フレームが個々に識別さ
れなければならない。個々のスロットデータは直並列変
換され、一時的にメモリ内に格納され、時間が来たらこ
れらデータは次のノードに向けてそのノードの出力方向
フレームスロット内に再挿入される。個々のノードには
数個のポートが提供されているため、データ処理プロセ
スは非常に速く、しかも、データのエラー或は損失があ
ってはならない。
先との間で数個のネットワークノードが経由され、ま
た、個々のノードの所で、入力フレームが個々に識別さ
れなければならない。個々のスロットデータは直並列変
換され、一時的にメモリ内に格納され、時間が来たらこ
れらデータは次のノードに向けてそのノードの出力方向
フレームスロット内に再挿入される。個々のノードには
数個のポートが提供されているため、データ処理プロセ
スは非常に速く、しかも、データのエラー或は損失があ
ってはならない。
【０００４】一般に、直並列変換及びこれと相関的な並
直列変換動作はネットワークインターフェースに向けて
遂行され、次に、メモリから或はこれへのデータ伝送が
マイクロプロセッサにて制御される。勿論、これらデー
タ伝送は正しく同期されなければならない。
直列変換動作はネットワークインターフェースに向けて
遂行され、次に、メモリから或はこれへのデータ伝送が
マイクロプロセッサにて制御される。勿論、これらデー
タ伝送は正しく同期されなければならない。
【０００５】従来の方法においては、同期或はクロック
情報は個々のノードの入力フレーム内のスロット内容か
ら生成され、このクロックが次に出力フレームを同期す
るために使用される。換言すれば、ネットワークインタ
ーフェースアダプタとメモリの間のデータ伝送は完全に
は監視されない。万一、伝送フロー内でエラーが発生し
たような場合でも、システムは、これに気付かず、結果
として、例えば、ネットワークインターフェースによっ
てエラー指標が提供されることなく同一バイトが反復し
て送られることがある。
情報は個々のノードの入力フレーム内のスロット内容か
ら生成され、このクロックが次に出力フレームを同期す
るために使用される。換言すれば、ネットワークインタ
ーフェースアダプタとメモリの間のデータ伝送は完全に
は監視されない。万一、伝送フロー内でエラーが発生し
たような場合でも、システムは、これに気付かず、結果
として、例えば、ネットワークインターフェースによっ
てエラー指標が提供されることなく同一バイトが反復し
て送られることがある。
【０００６】
【発明が解決しようとする課題】本発明の一つの目的
は、ネットワークノードフレームの同期性を絶えず監視
する能力を持つメカニズムを提供することにある。
は、ネットワークノードフレームの同期性を絶えず監視
する能力を持つメカニズムを提供することにある。
【０００７】本発明のもう一つの目的は、ネットワーク
ノード内の両方向のデータ伝送を監視する能力のあるフ
レームデータ伝送同期メカニズム並びにオンライン診断
のための手段を提供することにある。
ノード内の両方向のデータ伝送を監視する能力のあるフ
レームデータ伝送同期メカニズム並びにオンライン診断
のための手段を提供することにある。
【０００８】
【課題を解決するための手段及び作用】より詳細には、
本発明の一つの目的は、ネットワークリンクに接続され
たプロセッサにて制御されるネットワークノードのため
のフレーム伝送メカニズムを提供することにあり、固定
数のスロットを含む固定長のデータフレームが伝送され
るべき個々のスロット内容を含む入力フレームとして受
信、及びネットワークリンク上への出力フレームに挿入
して後に伝送するためにメモリ内に格納される。このフ
レーム伝送メカニズムは： −前記リンクに接続された前記メモリに転送するために
受信されたフレームスロットの内容を直並列変換し、ま
たメモリから提供されるデータをリンク上に伝送するた
めに並直列変換するための直並列変換／並直列変換手段
を含むネットワークアダプタ；及び −前記メモリと前記並直列変換／直並列変換手段との間
にそれぞれＦＩＦＯ−ＯＵＴ手段（２４）及びＦＩＦＯ
−ＩＮ手段として接続されたＦＩＦＯ様のシフトレジス
タ手段を含むが、これらＦＩＦＯは上に定義されるフレ
ームスロット長と比較して一つのエキストラビット位置
を含み、このメカニズムはさらに −ＦＩＦＯの内容をシフトするためのシフト手段； −フラッグビットを事前に定義されたＦＩＦＯ−ＯＵＴ
のエキストラビット位置内に挿入するための手段； −リンクを通じて受信されるフレームに応答してこれか
らネットワーク同期信号を生成するための手段；及び −前記ＦＩＦＯ−ＯＵＴフラッグビットの検出及び前記
ネットワーク同期信号の発生に応答してこれから正常に
同期された伝送メカニズム動作の指標を生成するための
同期論理手段を含む。
本発明の一つの目的は、ネットワークリンクに接続され
たプロセッサにて制御されるネットワークノードのため
のフレーム伝送メカニズムを提供することにあり、固定
数のスロットを含む固定長のデータフレームが伝送され
るべき個々のスロット内容を含む入力フレームとして受
信、及びネットワークリンク上への出力フレームに挿入
して後に伝送するためにメモリ内に格納される。このフ
レーム伝送メカニズムは： −前記リンクに接続された前記メモリに転送するために
受信されたフレームスロットの内容を直並列変換し、ま
たメモリから提供されるデータをリンク上に伝送するた
めに並直列変換するための直並列変換／並直列変換手段
を含むネットワークアダプタ；及び −前記メモリと前記並直列変換／直並列変換手段との間
にそれぞれＦＩＦＯ−ＯＵＴ手段（２４）及びＦＩＦＯ
−ＩＮ手段として接続されたＦＩＦＯ様のシフトレジス
タ手段を含むが、これらＦＩＦＯは上に定義されるフレ
ームスロット長と比較して一つのエキストラビット位置
を含み、このメカニズムはさらに −ＦＩＦＯの内容をシフトするためのシフト手段； −フラッグビットを事前に定義されたＦＩＦＯ−ＯＵＴ
のエキストラビット位置内に挿入するための手段； −リンクを通じて受信されるフレームに応答してこれか
らネットワーク同期信号を生成するための手段；及び −前記ＦＩＦＯ−ＯＵＴフラッグビットの検出及び前記
ネットワーク同期信号の発生に応答してこれから正常に
同期された伝送メカニズム動作の指標を生成するための
同期論理手段を含む。
【０００９】本発明のこれら及びその他の目的、特徴及
び長所は、以下の詳細な説明を図面を参照しながら読む
ことによって一層明白になるものである。
び長所は、以下の詳細な説明を図面を参照しながら読む
ことによって一層明白になるものである。
【００１０】
【実施例】図１はここで考察される伝送メカニズムの略
図である。このメカニズムはネットワークラインを通じ
てメモリ１０に向けて或はこれから運ばれる固定フォー
マットのフレーム内容の伝送のために使用される。トラ
ンクインターフェース設備１２は通信ラインに接続さ
れ、個々の入力フレームのスロット内容（８ビット）を
直並列変換し、またデータを並直列変換して出力フレー
ム内に挿入する。伝送メカニズム１４はマイクロプロセ
ッサ及びトランクインターフェース設備と協力してデー
タが一時的に格納されるメモリへの或はこれからのデー
タの伝送を制御する。
図である。このメカニズムはネットワークラインを通じ
てメモリ１０に向けて或はこれから運ばれる固定フォー
マットのフレーム内容の伝送のために使用される。トラ
ンクインターフェース設備１２は通信ラインに接続さ
れ、個々の入力フレームのスロット内容（８ビット）を
直並列変換し、またデータを並直列変換して出力フレー
ム内に挿入する。伝送メカニズム１４はマイクロプロセ
ッサ及びトランクインターフェース設備と協力してデー
タが一時的に格納されるメモリへの或はこれからのデー
タの伝送を制御する。
【００１１】この伝送メカニズムの最終的な目標は、受
信されたスロット割り当て番号から見た正しい同期の確
保、入力データフローのメモリ内への格納、並びにメモ
リからの出力データのラインへの正しい伝送を保証する
ことにある。これは、この伝送メカニズムが入力と出力
データフロー間の同期をセットアップするための初期フ
ェーズを制御でき、また同期の消失を検出し、要求され
る場合直ちにシステムを再同期する能力を持つことを要
求する。
信されたスロット割り当て番号から見た正しい同期の確
保、入力データフローのメモリ内への格納、並びにメモ
リからの出力データのラインへの正しい伝送を保証する
ことにある。これは、この伝送メカニズムが入力と出力
データフロー間の同期をセットアップするための初期フ
ェーズを制御でき、また同期の消失を検出し、要求され
る場合直ちにシステムを再同期する能力を持つことを要
求する。
【００１２】図２には本発明を含むフレーム伝送メカニ
ズムの詳細なアーキテクチュアが示される。２つのデー
タフローが考慮される。片方はネットワークからメモリ
１０の方向に流れる上向きの（受信データに対する）デ
ータ（Ｒ）として識別され、他方は、反対の方向、メモ
リ１０からネットワークに流れる（送信データに対す
る）データ（Ｔ）として識別される。
ズムの詳細なアーキテクチュアが示される。２つのデー
タフローが考慮される。片方はネットワークからメモリ
１０の方向に流れる上向きの（受信データに対する）デ
ータ（Ｒ）として識別され、他方は、反対の方向、メモ
リ１０からネットワークに流れる（送信データに対す
る）データ（Ｔ）として識別される。
【００１３】受信サイドにおいては、ネットワークアダ
プタ２０内の並直列変換器が受信されたデータを８ビッ
ト語に変換する。これら語は８ビットデータバス（ＢＵ
ＳＲ）を通じてシフトレジスタＦＩＦＯ ＩＮ２２内へ
転送される。ＦＩＦＯ ＩＮレジスタは同期ビットのた
めに使用される９番目のビット位置を含むように設計さ
れる。データビットはマイクロプロセッサ２３の制御下
においてメモリ１０に転送される。同期ビットラインが
またＦＩＦＯＩＮ２２からマイクロプロセッサ２３へと
接続される。
プタ２０内の並直列変換器が受信されたデータを８ビッ
ト語に変換する。これら語は８ビットデータバス（ＢＵ
ＳＲ）を通じてシフトレジスタＦＩＦＯ ＩＮ２２内へ
転送される。ＦＩＦＯ ＩＮレジスタは同期ビットのた
めに使用される９番目のビット位置を含むように設計さ
れる。データビットはマイクロプロセッサ２３の制御下
においてメモリ１０に転送される。同期ビットラインが
またＦＩＦＯＩＮ２２からマイクロプロセッサ２３へと
接続される。
【００１４】反対方向（つまり、送信サイド）において
は、８ビット語データがメモリ１０からマイクロプロセ
ッサ２３の制御下において、これも同期ビットのための
９番目のビット位置を含むシフトレジスタ２４（ＦＩＦ
Ｏ ＯＵＴ）に供給される。レジスタ２４から出力され
た８データビットはネットワークアダプタ２０に供給さ
れ、次に、データ出力としてネットワーク上に並直列変
換され、一方、同期ビット位置はレジスタ２２の９番目
のビット位置、及びレジスタ２４に読み出し或はアドバ
ンスクロックコマンド（advance clock command ）を提
供する同期論理デバイス２５の両方に供給される。
は、８ビット語データがメモリ１０からマイクロプロセ
ッサ２３の制御下において、これも同期ビットのための
９番目のビット位置を含むシフトレジスタ２４（ＦＩＦ
Ｏ ＯＵＴ）に供給される。レジスタ２４から出力され
た８データビットはネットワークアダプタ２０に供給さ
れ、次に、データ出力としてネットワーク上に並直列変
換され、一方、同期ビット位置はレジスタ２２の９番目
のビット位置、及びレジスタ２４に読み出し或はアドバ
ンスクロックコマンド（advance clock command ）を提
供する同期論理デバイス２５の両方に供給される。
【００１５】同期論理デバイス２５にはまたタイミング
デバイスからのタイミングコマンドが供給されるが、こ
のタイミングデバイス２６はまた書き込みコマンドをレ
ジスタ２２に供給する。レジスタ２４への書き込みコマ
ンド及びレジスタ２２への読み出しコマンドの両方はマ
イクロプロセッサ２３を介して供給される。ネットワー
ク同期（ＮＥＴ同期）コマンドがネットワークアダプタ
２０を介して同期論理デバイス２５及びマイクロプロセ
ッサの両方に供給される。既にわかるように、実際に
は、同期ビット（９番目のビット）はＦＩＦＯ−ＯＵＴ
に供給され、ここからＦＩＦＯ−ＩＮにフィードバック
される。
デバイスからのタイミングコマンドが供給されるが、こ
のタイミングデバイス２６はまた書き込みコマンドをレ
ジスタ２２に供給する。レジスタ２４への書き込みコマ
ンド及びレジスタ２２への読み出しコマンドの両方はマ
イクロプロセッサ２３を介して供給される。ネットワー
ク同期（ＮＥＴ同期）コマンドがネットワークアダプタ
２０を介して同期論理デバイス２５及びマイクロプロセ
ッサの両方に供給される。既にわかるように、実際に
は、同期ビット（９番目のビット）はＦＩＦＯ−ＯＵＴ
に供給され、ここからＦＩＦＯ−ＩＮにフィードバック
される。
【００１６】図３に示されるように、両方のＦＩＦＯ編
成はこれらの両方が個々の語が８ビット符号を含む３２
個の同期位置を含むという点においてこれらフレームの
イメージを反映する。これらの語位置は、受信及び送信
フレームスロットと同様に０から３１の番号を与えられ
る。
成はこれらの両方が個々の語が８ビット符号を含む３２
個の同期位置を含むという点においてこれらフレームの
イメージを反映する。これらの語位置は、受信及び送信
フレームスロットと同様に０から３１の番号を与えられ
る。
【００１７】データビットに関する限り、受信サイドで
は、これらはＦＩＦＯ−ＩＮ内に受信された通り書き込
まれ、メモリにマイクロプロセッサ管理の制御下におい
て伝送され、一方、送信サイドにおいては、メモリーは
早く送信されるべきデータのイメージの準備を終え、割
り込みとして機能するネットワーク同期の発生の度に
（例えば、８ＫＨｚネットワーク同期の場合は１２５マ
イクロ秒毎に）一度に３２バイトづつＦＩＦＯ−ＯＵＴ
レジスタ３２内に書き込まれる。
は、これらはＦＩＦＯ−ＩＮ内に受信された通り書き込
まれ、メモリにマイクロプロセッサ管理の制御下におい
て伝送され、一方、送信サイドにおいては、メモリーは
早く送信されるべきデータのイメージの準備を終え、割
り込みとして機能するネットワーク同期の発生の度に
（例えば、８ＫＨｚネットワーク同期の場合は１２５マ
イクロ秒毎に）一度に３２バイトづつＦＩＦＯ−ＯＵＴ
レジスタ３２内に書き込まれる。
【００１８】このネットワーク同期の時間情報は従来の
方法においては受信フレームスロットのゼロの発生を検
出することによって得られる。
方法においては受信フレームスロットのゼロの発生を検
出することによって得られる。
【００１９】このネットワーク同期時間において、フラ
ッグビットがマイクロプロセッサによってＦＩＦＯ−Ｏ
ＵＴレジスタのスロットゼロの９番目のビット位置内に
書き込まれる。図２に示されるように、このフラッグビ
ット位置がＦＩＦＯ−ＩＮの９番目の位置内にループバ
ックされる。このフラッグは、したがってＦＩＦＯ−Ｉ
Ｎシフトレジスタ内にフィードバックされる。
ッグビットがマイクロプロセッサによってＦＩＦＯ−Ｏ
ＵＴレジスタのスロットゼロの９番目のビット位置内に
書き込まれる。図２に示されるように、このフラッグビ
ット位置がＦＩＦＯ−ＩＮの９番目の位置内にループバ
ックされる。このフラッグは、したがってＦＩＦＯ−Ｉ
Ｎシフトレジスタ内にフィードバックされる。
【００２０】これはワープテストフラッグ（warp test
flag）として動作することによってメモリとＦＩＦＯと
の間の動作のオンライン診断を遂行するために使用され
る。
flag）として動作することによってメモリとＦＩＦＯと
の間の動作のオンライン診断を遂行するために使用され
る。
【００２１】同期論理デバイスの詳細な説明が図４に示
される。９番目のビットの検出として動作する第一のフ
リップフロップ４０はＦＩＦＯ−ＯＵＴの９番目のビッ
ト出力位置、及びインバータに接続されるが、このイン
バータは、一方、同期論理デバイスの出力に接続され
る。９番目のビット検出回路４０の出力はいわゆる”ロ
ック（lock）”フリップフロップ４２に供給される。デ
バイス４２の出力は４４内においてチューニングデバイ
ス２６によって供給されるクロックデータとＡＮＤ結合
される。９番目のビット検出デバイス４０のもう一方の
出力はいわゆるサーチフリップフロップ４６に供給され
る。サーチフリップフロップ４６の出力（つまり、同期
外れ信号）は４倍加速されたクロックと４８内でＡＮＤ
結合される。ＡＮＤデバイス４４及び４８の両方の出力
は４９内でＦＩＦＯ−ＯＵＴを読み出すために使用され
るアドバンスクロック（Advance Clock ）指標を提供す
るためにＯＲ結合される。
される。９番目のビットの検出として動作する第一のフ
リップフロップ４０はＦＩＦＯ−ＯＵＴの９番目のビッ
ト出力位置、及びインバータに接続されるが、このイン
バータは、一方、同期論理デバイスの出力に接続され
る。９番目のビット検出回路４０の出力はいわゆる”ロ
ック（lock）”フリップフロップ４２に供給される。デ
バイス４２の出力は４４内においてチューニングデバイ
ス２６によって供給されるクロックデータとＡＮＤ結合
される。９番目のビット検出デバイス４０のもう一方の
出力はいわゆるサーチフリップフロップ４６に供給され
る。サーチフリップフロップ４６の出力（つまり、同期
外れ信号）は４倍加速されたクロックと４８内でＡＮＤ
結合される。ＡＮＤデバイス４４及び４８の両方の出力
は４９内でＦＩＦＯ−ＯＵＴを読み出すために使用され
るアドバンスクロック（Advance Clock ）指標を提供す
るためにＯＲ結合される。
【００２２】動作において、全体としての同期プロセス
はパワーアップ時にＦＩＦＯを初期化するスタートアッ
ププロセスを必要とする。これは、パワーオン時にＦＩ
ＦＯの全ての現在のランダム内容をクリアし、データの
受信或は送信が開始される前に第一のスロットの位置を
正し、マークすることによって達成される。これを達成
するために、シリーズの読み出し及び書き込み動作が遂
行される。送信セクションの同期から開始する方が便利
である。次に、メモリとマイクロプロセッサシステムが
準備状態におかれ、受信されたデータを正しい位置に格
納するようにロックされる。
はパワーアップ時にＦＩＦＯを初期化するスタートアッ
ププロセスを必要とする。これは、パワーオン時にＦＩ
ＦＯの全ての現在のランダム内容をクリアし、データの
受信或は送信が開始される前に第一のスロットの位置を
正し、マークすることによって達成される。これを達成
するために、シリーズの読み出し及び書き込み動作が遂
行される。送信セクションの同期から開始する方が便利
である。次に、メモリとマイクロプロセッサシステムが
準備状態におかれ、受信されたデータを正しい位置に格
納するようにロックされる。
【００２３】図５のタイミング図に示されるように、パ
ワーオン時に、サーチプロセスがＦＩＦＯを制御するた
めに使用される基本クロック（４ｍｓ毎の２５０ＫＨｚ
のＣＬＫＩＮを参照）よりも４倍速い”アドバンスクロ
ック”データとして機能する加速クロック（ＣＬＫＯＵ
Ｔ信号を参照）にて開始される。これは、ＦＩＦＯ−Ｏ
ＵＴ内の９番目のビット（フラッグ）のサーチ速度を向
上させる。いったん、この９番目のビットが検出された
ら（図５内の０の所のビット９を参照）、このシステム
は待ち状態（WAIT STATE）に入り、アドバンスクロック
（ＣＬＯＣＫＯＵＴ）が停止される。次のＣＬＯＣＫ−
ＩＮのタイミング信号の発生において、検出（DEECT ）
信号がセットアップされ（３）、ネットワーク同期信号
のトレーリングエッジ（trailing edge ）の発生（５）
を待つ。
ワーオン時に、サーチプロセスがＦＩＦＯを制御するた
めに使用される基本クロック（４ｍｓ毎の２５０ＫＨｚ
のＣＬＫＩＮを参照）よりも４倍速い”アドバンスクロ
ック”データとして機能する加速クロック（ＣＬＫＯＵ
Ｔ信号を参照）にて開始される。これは、ＦＩＦＯ−Ｏ
ＵＴ内の９番目のビット（フラッグ）のサーチ速度を向
上させる。いったん、この９番目のビットが検出された
ら（図５内の０の所のビット９を参照）、このシステム
は待ち状態（WAIT STATE）に入り、アドバンスクロック
（ＣＬＯＣＫＯＵＴ）が停止される。次のＣＬＯＣＫ−
ＩＮのタイミング信号の発生において、検出（DEECT ）
信号がセットアップされ（３）、ネットワーク同期信号
のトレーリングエッジ（trailing edge ）の発生（５）
を待つ。
【００２４】換言すれば、待ち状態はフラッグが検出さ
れた時開始され、同期信号のトレーニングエッジ（５）
が現われない限り同一の状態に留まる。待ち状態が留ま
ることができる最大の時間は１２５マイクロ秒である。
つまり、９番目のビットフラッグが検出された場合は、
同期信号のトレーリングエッジの発生の直後までであ
る。図５に示される待ち状態は、同期信号のトレーリン
グエッジ（５）が直ちに発生するために非常に短い。
れた時開始され、同期信号のトレーニングエッジ（５）
が現われない限り同一の状態に留まる。待ち状態が留ま
ることができる最大の時間は１２５マイクロ秒である。
つまり、９番目のビットフラッグが検出された場合は、
同期信号のトレーリングエッジの発生の直後までであ
る。図５に示される待ち状態は、同期信号のトレーリン
グエッジ（５）が直ちに発生するために非常に短い。
【００２５】待ち状態は同期フェーズにおいてのみ有効
である。通常の動作の際に待ち状態が発生するようなこ
とがあると、エラー或は”同期外れ（out of synchroni
zation）”データがマイクロプロセッサ２３に報告され
る。
である。通常の動作の際に待ち状態が発生するようなこ
とがあると、エラー或は”同期外れ（out of synchroni
zation）”データがマイクロプロセッサ２３に報告され
る。
【００２６】待ち状態が終端すると、システムは正常に
同期されたプロセス（NORMAL SYNCHRONIZED PROCESS ）
にロックされる。
同期されたプロセス（NORMAL SYNCHRONIZED PROCESS ）
にロックされる。
【００２７】図６には前記の正常に同期されたプロセス
のタイミング図が示される。動作のこの状態の発生は同
期が完全に得られ、ＦＩＦＯがネットワークと同期され
た状態にあることを意味する。システムは、こうして、
ネットワーク同期トレーリングエッジ信号と一致して９
番目のビット（フラッグ）がタイミング良く反復される
ことをチェックするのみで良い。これが正常の動作にお
いて失われるようなことがあると、エラー（”同期外
れ”）指標がマイクロプロセッサに報告される。
のタイミング図が示される。動作のこの状態の発生は同
期が完全に得られ、ＦＩＦＯがネットワークと同期され
た状態にあることを意味する。システムは、こうして、
ネットワーク同期トレーリングエッジ信号と一致して９
番目のビット（フラッグ）がタイミング良く反復される
ことをチェックするのみで良い。これが正常の動作にお
いて失われるようなことがあると、エラー（”同期外
れ”）指標がマイクロプロセッサに報告される。
【００２８】”同期外れ”を示すエラーは、マイクロプ
ロセッサに２つの異なる機会において警告する。一つ
は、通常の動作の際に起こる警告であり、同期信号とフ
ラッグビットのタイミングが合わない場合である。もう
一つは、初期同期プロセスの際に起こる警告であり、こ
の場合は、エラー指標は同期リサーチプロセスステップ
における同期化プロセスを妨害することを回避するため
に無効にされる。
ロセッサに２つの異なる機会において警告する。一つ
は、通常の動作の際に起こる警告であり、同期信号とフ
ラッグビットのタイミングが合わない場合である。もう
一つは、初期同期プロセスの際に起こる警告であり、こ
の場合は、エラー指標は同期リサーチプロセスステップ
における同期化プロセスを妨害することを回避するため
に無効にされる。
【００２９】通常の動作においては、本発明のシステム
は、９番目のビットフラッグに対して遂行されるラップ
テストを通じてのエラーの無いオンライン診断に特に適
する。
は、９番目のビットフラッグに対して遂行されるラップ
テストを通じてのエラーの無いオンライン診断に特に適
する。
【００３０】この同期システムは９番目のビットフラッ
グとネットワーク同期指標が同期して発生するかチェッ
クすることのみを必要とするため、２つの続くフラッグ
間の時間間隔はＦＩＦＯの動作においてはアイドルであ
る。
グとネットワーク同期指標が同期して発生するかチェッ
クすることのみを必要とするため、２つの続くフラッグ
間の時間間隔はＦＩＦＯの動作においてはアイドルであ
る。
【００３１】このマイクロプロセッサにて制御されるシ
ステムは、こうして、９番目のビットフラッグを使用す
る。２０ｍ秒毎に、ランダムデータパターンが９番目の
ビットの所に挿入される。
ステムは、こうして、９番目のビットフラッグを使用す
る。２０ｍ秒毎に、ランダムデータパターンが９番目の
ビットの所に挿入される。
【００３２】このパターンは正常の同期されたプロセス
の際にＦＩＦＯ−ＯＵＴを通じて伝播され、オンライン
診断リンク（図２のオンラインダイヤグラムを参照）を
介してＦＩＦＯ−ＩＮの９番目のビット位置にフィード
バックされる。このテストパターンがＦＩＦＯ−ＩＮか
らマイクロプロセッサによって読み出され、期待される
パターンと一致するかチェックされる。このテスト経路
はまたメモリ２０からテストパターンを読み出しするこ
とによりメモリのテストを含むこともできる。これは、
経路動作を完全にチェックするのみでなく、ある程度ま
でメモリ動作をチェックすることを可能にする。
の際にＦＩＦＯ−ＯＵＴを通じて伝播され、オンライン
診断リンク（図２のオンラインダイヤグラムを参照）を
介してＦＩＦＯ−ＩＮの９番目のビット位置にフィード
バックされる。このテストパターンがＦＩＦＯ−ＩＮか
らマイクロプロセッサによって読み出され、期待される
パターンと一致するかチェックされる。このテスト経路
はまたメモリ２０からテストパターンを読み出しするこ
とによりメモリのテストを含むこともできる。これは、
経路動作を完全にチェックするのみでなく、ある程度ま
でメモリ動作をチェックすることを可能にする。
【００３３】いわゆるＦＩＦＯが、事実上、読み出し／
書き込みコマンドをシミュレートする移動ポインタを持
つメモリデバイスであるものと想定すると、このオンラ
イン診断、つまり、ラップテストは、ポインタがランし
ている間にＦＩＦＯが凍結した場合、動作が失敗する。
この短所は、ここでは、あまり煩雑さを増すことなく解
消することができる。この目的のために、一連の９番目
のビットフラッグの間にテストパターンが変動され、プ
ロセッサ２３によって監視及び制御される。
書き込みコマンドをシミュレートする移動ポインタを持
つメモリデバイスであるものと想定すると、このオンラ
イン診断、つまり、ラップテストは、ポインタがランし
ている間にＦＩＦＯが凍結した場合、動作が失敗する。
この短所は、ここでは、あまり煩雑さを増すことなく解
消することができる。この目的のために、一連の９番目
のビットフラッグの間にテストパターンが変動され、プ
ロセッサ２３によって監視及び制御される。
【００３４】上の動作が図７にタイミングパターンにて
簡略的に図解される。従って、用語ＦＩＦＯはここでは
従来のシフトレジスタ、及びシフトするポインタを持ち
シフトレジスタとして機能するメモリの両方を含むもの
と理解されるべきである。両方ともここではＦＩＦＯ様
のシストレジスタ手段と呼ばれる。
簡略的に図解される。従って、用語ＦＩＦＯはここでは
従来のシフトレジスタ、及びシフトするポインタを持ち
シフトレジスタとして機能するメモリの両方を含むもの
と理解されるべきである。両方ともここではＦＩＦＯ様
のシストレジスタ手段と呼ばれる。
【００３５】
【発明の効果】以上説明したように本発明によれば、ネ
ットワークノードフレームの同期性を絶えず監視するこ
とが可能となる。
ットワークノードフレームの同期性を絶えず監視するこ
とが可能となる。
【図１】伝送メカニズムの略図。
【図２】本発明のデバイスのアーキテクチュアを示すブ
ロック図。
ロック図。
【図３】本発明において使用されるべきデータフレーム
のシーケンスの略図。
のシーケンスの略図。
【図４】本発明のための論理デバイスを示すブロック
図。
図。
【図５】本発明の全般的な動作タイミングを示すタイム
チャート。
チャート。
【図６】本発明の正常同期プロセスにおける動作タイミ
ングを示すタイムチャート。
ングを示すタイムチャート。
【図７】本発明の監視動作タイミングを示すタイムチャ
ート。
ート。
１０ メモリ １２ トランクインタフェース １４ 伝送メカニズム ２０ ネットワークアダプタ ２２ ＦＩＦＯ−ＩＮレジスタ ２３ マイクロプロセッサ ２４ ＦＩＦＯ−ＯＵＴレジスタ ２５ 同期論理デバイス ２６ タイミングデバイス
フロントページの続き (72)発明者 ジャーク、クレスプ フランス国ニース、リュ、ド、ラ、トゥー ル、マニャン、２、シャトー、ミラマー ル、アントレ、33 (72)発明者 ロベール、モロー フランス国ニース、アブニュ、シルノ、３ “ル、フローラ"
Claims (3)
- 【請求項１】ネットワークリンクに接続されたプロセッ
サにて制御されるネットワークノードのためのフレーム
伝送メカニズムにおいて、固定数のスロットを含む固定
長のデータフレームが伝送されるべき個々のスロット内
容を含む入力フレームとして受信、及びネットワークリ
ンク上への出力フレームに挿入して後に伝送するために
メモリ内に格納され、このフレーム伝送メカニズムが： −前記リンクに接続された前記メモリに転送するために
受信されたフレームスロットの内容を直並列変換し、ま
たメモリから提供されるデータをリンク上に伝送するた
めに並直列変換するための直並列変換／並直列変換手段
を含むネットワークアダプタと、 −前記メモリと前記並直列変換／直並列変換手段との間
にそれぞれＦＩＦＯ−ＯＵＴ手段及びＦＩＦＯ−ＩＮ手
段として接続されたＦＩＦＯ様のシフトレジスタ手段を
含み、これらＦＩＦＯが上に定義されるフレームスロッ
ト長と比較して一つのエクストラビット位置を含み、こ
のメカニズムがさらに −ＦＩＦＯの内容をシフトするためのシフト手段と、 −フラッグビットを事前に定義されたＦＩＦＯ−ＯＵＴ
のエクストラビット位置内に挿入するための手段と、 −リンクを通じて受信されるフレームに応答してこれか
らネットワーク同期信号を生成するための手段と、 −前記ＦＩＦＯ−ＯＵＴのフラッグビットの検出及び前
記ネットワーク同期信号の発生に応答してこれから正常
に同期された伝送メカニズム動作の指標を生成するため
の同期論理手段と、 を含むことを特徴とする固定フォーマットフレーム伝送
ネットワークのためのフレーム伝送デバイス。 - 【請求項２】前記ＦＩＦＯの機能がシフトするポインタ
によってポイントされるランダムアクセスメモリ位置を
通じて達成されることを特徴とする請求項１記載の固定
フォーマットフレーム伝送ネットワークのためのフレー
ム伝送デバイス。 - 【請求項３】ノードのパワーオン時に前記同期論理手段
が前記ＦＩＦＯ−ＯＵＴのフラッグビットを見つけるま
でＦＩＦＯ−ＯＵＴのシフト動作を加速するための手段
がさらに含まれることを特徴とする請求項１乃至２のう
ちいずれか１項に記載の固定フォーマットフレーム伝送
ネットワークのためのフレーム伝送デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR91480152.7 | 1991-09-26 | ||
| EP91480152A EP0534030B1 (en) | 1991-09-26 | 1991-09-26 | A frame transfer device for a fixed format frame transmission network |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05219046A true JPH05219046A (ja) | 1993-08-27 |
Family
ID=8208719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4198581A Pending JPH05219046A (ja) | 1991-09-26 | 1992-07-24 | 固定フォーマットフレーム伝送ネットワークのためのフレーム伝送デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5263028A (ja) |
| EP (1) | EP0534030B1 (ja) |
| JP (1) | JPH05219046A (ja) |
| DE (1) | DE69120816D1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2266979A (en) * | 1992-05-12 | 1993-11-17 | Apple Computer | Phase register for synchronization of multiple signal processors. |
| US5586332A (en) * | 1993-03-24 | 1996-12-17 | Intel Corporation | Power management for low power processors through the use of auto clock-throttling |
| US5528579A (en) * | 1993-06-11 | 1996-06-18 | Adc Telecommunications, Inc. | Added bit signalling in a telecommunications system |
| SG48805A1 (en) * | 1994-02-04 | 1998-05-18 | Intel Corp | Method and apparatus for control of power consumption in a computer system |
| DE19545675A1 (de) * | 1995-12-07 | 1997-06-12 | Sel Alcatel Ag | Synchrones digitales Übertragungssystem |
| US5892768A (en) * | 1996-09-12 | 1999-04-06 | Etherwan System, Inc. | 10/100-base ethernet to T1/E1 HDSL converter and method of operation |
| US7046625B1 (en) * | 1998-09-30 | 2006-05-16 | Stmicroelectronics, Inc. | Method and system for routing network-based data using frame address notification |
| US6801539B1 (en) | 2000-06-26 | 2004-10-05 | Adtran, Inc. | Serialized HDSL multiplexer - demultiplexer protocol |
| US7480840B2 (en) * | 2004-10-12 | 2009-01-20 | International Business Machines Corporation | Apparatus, system, and method for facilitating port testing of a multi-port host adapter |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63169840A (ja) * | 1987-01-08 | 1988-07-13 | Ricoh Co Ltd | フレ−ム同期装置 |
| JPH02305247A (ja) * | 1989-05-19 | 1990-12-18 | Nec Eng Ltd | 通信制御装置 |
| JPH0313147A (ja) * | 1989-06-12 | 1991-01-22 | Nec Corp | 非同期同期インタフェースのフレーム変換回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1118570B (it) * | 1979-04-19 | 1986-03-03 | Cselt Centro Studi Lab Telecom | Sistema per lo scambio di messaggi tra microilaboratori collegati da un mezzo trasmissivo sincrono |
| US4653085A (en) * | 1984-09-27 | 1987-03-24 | At&T Company | Telephone switching system adjunct call processing arrangement |
| NZ220548A (en) * | 1986-06-18 | 1990-05-28 | Fujitsu Ltd | Tdm frame synchronising circuit |
| EP0285334B1 (en) * | 1987-04-02 | 1993-10-27 | Advanced Micro Devices, Inc. | Universal asynchronous receiver-transmitter |
| US4974225A (en) * | 1989-09-14 | 1990-11-27 | Northern Telecom Limited | Data receiver interface circuit |
-
1991
- 1991-09-26 DE DE69120816T patent/DE69120816D1/de not_active Expired - Lifetime
- 1991-09-26 EP EP91480152A patent/EP0534030B1/en not_active Expired - Lifetime
-
1992
- 1992-01-27 US US07/826,336 patent/US5263028A/en not_active Expired - Fee Related
- 1992-07-24 JP JP4198581A patent/JPH05219046A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169840A (ja) * | 1987-01-08 | 1988-07-13 | Ricoh Co Ltd | フレ−ム同期装置 |
| JPH02305247A (ja) * | 1989-05-19 | 1990-12-18 | Nec Eng Ltd | 通信制御装置 |
| JPH0313147A (ja) * | 1989-06-12 | 1991-01-22 | Nec Corp | 非同期同期インタフェースのフレーム変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0534030B1 (en) | 1996-07-10 |
| US5263028A (en) | 1993-11-16 |
| DE69120816D1 (de) | 1996-08-14 |
| EP0534030A1 (en) | 1993-03-31 |
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