JP2576387B2 - データ通信装置 - Google Patents
データ通信装置Info
- Publication number
- JP2576387B2 JP2576387B2 JP5272424A JP27242493A JP2576387B2 JP 2576387 B2 JP2576387 B2 JP 2576387B2 JP 5272424 A JP5272424 A JP 5272424A JP 27242493 A JP27242493 A JP 27242493A JP 2576387 B2 JP2576387 B2 JP 2576387B2
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- JP
- Japan
- Prior art keywords
- data
- serial
- circuit
- signal
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Data Exchanges In Wide-Area Networks (AREA)
- Information Transfer Systems (AREA)
- Computer And Data Communications (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、制御バスを用いたマル
チＣＰＵのデータ通信に利用する。本発明はボード構成
された複数のＣＰＵが相互にデータ伝送を行う方式の改
良に関する。本発明は、すべての制御回路を有するボー
ドが伝達したい情報をブロードキャストに伝達すること
ができるデータ通信方式に関する。
チＣＰＵのデータ通信に利用する。本発明はボード構成
された複数のＣＰＵが相互にデータ伝送を行う方式の改
良に関する。本発明は、すべての制御回路を有するボー
ドが伝達したい情報をブロードキャストに伝達すること
ができるデータ通信方式に関する。
【０００２】
【従来の技術】従来、制御回路を有する複数のボード間
でデータ通信を行う場合、例えば図５に示すようなイー
サネットドライバ２０２などの手段を用いて相互に通信
を行うか、あるいは特開昭６３−２８９６６４号公報に
開示されているように専用のハードウェアを用いて相互
に通信を行っていた。
でデータ通信を行う場合、例えば図５に示すようなイー
サネットドライバ２０２などの手段を用いて相互に通信
を行うか、あるいは特開昭６３−２８９６６４号公報に
開示されているように専用のハードウェアを用いて相互
に通信を行っていた。
【０００３】
【発明が解決しようとする課題】制御回路を有するすべ
てのボードが転送したい情報をブロードキャストに他の
全てのボードに転送する場合、例えばイーサネットドラ
イバ２０２などを用いた方式では、回路規模が大きくな
り、また、データ通信を行う上でのオーバーヘッドが大
きくなる欠点があり、また、例えば特開昭６３−２８９
６６４号公報に開示されている例では、マスタを決定し
た上であるスレーブとの通信を行うため、全てのボード
が全てのボードに対してブロードキャストにデータを転
送することが困難であった。
てのボードが転送したい情報をブロードキャストに他の
全てのボードに転送する場合、例えばイーサネットドラ
イバ２０２などを用いた方式では、回路規模が大きくな
り、また、データ通信を行う上でのオーバーヘッドが大
きくなる欠点があり、また、例えば特開昭６３−２８９
６６４号公報に開示されている例では、マスタを決定し
た上であるスレーブとの通信を行うため、全てのボード
が全てのボードに対してブロードキャストにデータを転
送することが困難であった。
【０００４】本発明はこのような問題を解決するもの
で、小規模の回路構成でそれぞれのボードが伝達したい
情報を他のすべてのボードに対し伝達することができる
データ通信方式を提供することを目的とする。
で、小規模の回路構成でそれぞれのボードが伝達したい
情報を他のすべてのボードに対し伝達することができる
データ通信方式を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、それぞれ制御
回路が搭載された複数ｎ個のボードと、このｎ個のボー
ドに共通にクロック信号およびフレーム信号を供給する
手段とを備え、前記各ボードには、与えられるＩＤ信号
にしたがって前記クロック信号およびフレーム信号から
個別のタイミング信号を生成するタイミング信号生成部
と、このタイミング信号にしたがって前記制御回路から
送出されるデータをシリアルデータとして送信するパラ
レル・シリアル変換回路と、設定されたタイミングにし
たがって他のボードが送信するシリアルデータを多重デ
ータ線から受信してその制御回路に取り込むシリアル・
パラレル変換回路とを備えたことを特徴とする。
回路が搭載された複数ｎ個のボードと、このｎ個のボー
ドに共通にクロック信号およびフレーム信号を供給する
手段とを備え、前記各ボードには、与えられるＩＤ信号
にしたがって前記クロック信号およびフレーム信号から
個別のタイミング信号を生成するタイミング信号生成部
と、このタイミング信号にしたがって前記制御回路から
送出されるデータをシリアルデータとして送信するパラ
レル・シリアル変換回路と、設定されたタイミングにし
たがって他のボードが送信するシリアルデータを多重デ
ータ線から受信してその制御回路に取り込むシリアル・
パラレル変換回路とを備えたことを特徴とする。
【０００６】各ボードが送信するシリアルデータをそれ
ぞれ伝送するｎ本の挿入データ線を備え、この挿入デー
タ線の信号を入力とするＡＮＤ回路と、このＡＮＤ回路
の出力を前記クロック信号に同期させて前記多重データ
線に送信するフリップフロップとを含む多重部を備え、
各ボードには、前記パラレル・シリアル変換回路の出力
回路にデータ送信を行わない時間に論理「１」を送信す
るプルアップ回路を備えるか、またはパラレル・シリア
ル変換回路の出力回路にバッファ回路を備え、このバッ
ファ回路の出力は前記多重データ線にワイアドオア接続
され、前記設定されたタイミングは、前記タイミング信
号生成部が発生するか、または前記制御回路が発生する
ことが望ましい。
ぞれ伝送するｎ本の挿入データ線を備え、この挿入デー
タ線の信号を入力とするＡＮＤ回路と、このＡＮＤ回路
の出力を前記クロック信号に同期させて前記多重データ
線に送信するフリップフロップとを含む多重部を備え、
各ボードには、前記パラレル・シリアル変換回路の出力
回路にデータ送信を行わない時間に論理「１」を送信す
るプルアップ回路を備えるか、またはパラレル・シリア
ル変換回路の出力回路にバッファ回路を備え、このバッ
ファ回路の出力は前記多重データ線にワイアドオア接続
され、前記設定されたタイミングは、前記タイミング信
号生成部が発生するか、または前記制御回路が発生する
ことが望ましい。
【０００７】
【作用】制御回路が搭載された複数ｎ個のボードそれぞ
れに、共通にクロック信号およびフレーム信号が供給さ
れる。各ボードでは、タイミング信号生成部が与えられ
るＩＤ信号にしたがって、供給されたクロック信号およ
びフレーム信号から互いに一致しないタイミングで個別
のタイミング信号を生成する。パラレル・シリアル変換
回路がこのタイミング信号にしたがって制御回路から送
出されるデータをシリアルデータとして送信し、シリア
ル・パラレル変換回路が設定されたタイミングにしたが
って他のボードが送信するシリアルデータを多重データ
線から受信して制御回路に取り込む。
れに、共通にクロック信号およびフレーム信号が供給さ
れる。各ボードでは、タイミング信号生成部が与えられ
るＩＤ信号にしたがって、供給されたクロック信号およ
びフレーム信号から互いに一致しないタイミングで個別
のタイミング信号を生成する。パラレル・シリアル変換
回路がこのタイミング信号にしたがって制御回路から送
出されるデータをシリアルデータとして送信し、シリア
ル・パラレル変換回路が設定されたタイミングにしたが
って他のボードが送信するシリアルデータを多重データ
線から受信して制御回路に取り込む。
【０００８】これにより、それぞれのボードが伝送した
い情報を他のすべてのボードに対して送出することがで
きる。
い情報を他のすべてのボードに対して送出することがで
きる。
【０００９】
【実施例】次に、本発明実施例を図面に基づいて説明す
る。
る。
【００１０】（第一実施例）図１は本発明第一実施例の
構成を示すブロック図である。
構成を示すブロック図である。
【００１１】本発明第一実施例は、それぞれ制御回路１
０５が搭載された複数ｎ個のボード１１１〜１１ｎと、
このｎ個のボード１１１〜１１ｎに共通にクロック信号
ａおよびフレーム信号ｂを供給する信号供給部１０１と
を備え、各ボード１１１〜１１ｎには、与えられるＩＤ
信号１２１〜１２ｎにしたがってクロック信号ａおよび
フレーム信号ｂから個別のタイミング信号を生成するタ
イミング信号生成部１０８と、このタイミング信号にし
たがって制御回路１０５から送出されるデータをシリア
ルデータとして送信するパラレル・シリアル変換回路１
０６と、設定されたタイミングにしたがって他のボード
が送信するシリアルデータを多重データ線ｃから受信し
てその制御回路１０５に取り込むシリアル・パラレル変
換回路１０７とを備える。
０５が搭載された複数ｎ個のボード１１１〜１１ｎと、
このｎ個のボード１１１〜１１ｎに共通にクロック信号
ａおよびフレーム信号ｂを供給する信号供給部１０１と
を備え、各ボード１１１〜１１ｎには、与えられるＩＤ
信号１２１〜１２ｎにしたがってクロック信号ａおよび
フレーム信号ｂから個別のタイミング信号を生成するタ
イミング信号生成部１０８と、このタイミング信号にし
たがって制御回路１０５から送出されるデータをシリア
ルデータとして送信するパラレル・シリアル変換回路１
０６と、設定されたタイミングにしたがって他のボード
が送信するシリアルデータを多重データ線ｃから受信し
てその制御回路１０５に取り込むシリアル・パラレル変
換回路１０７とを備える。
【００１２】また、各ボード１１１〜１１ｎが送信する
シリアルデータをそれぞれ伝送するｎ本の挿入データ線
ｄ1 〜ｄn を備え、この挿入データ線ｄ1 〜ｄn の信号
を入力とするＡＮＤ回路１０４と、このＡＮＤ回路１０
４の出力をクロック信号ａに同期させて多重データ線ｃ
に送信するフリップフロップ１０３とを含む多重部１０
２を備え、各ボード１１１〜１１ｎには、パラレル・シ
リアル変換回路１０６の出力回路にデータ送信を行わな
い時間に論理「１」を送信するプルアップ回路１０９を
備える。
シリアルデータをそれぞれ伝送するｎ本の挿入データ線
ｄ1 〜ｄn を備え、この挿入データ線ｄ1 〜ｄn の信号
を入力とするＡＮＤ回路１０４と、このＡＮＤ回路１０
４の出力をクロック信号ａに同期させて多重データ線ｃ
に送信するフリップフロップ１０３とを含む多重部１０
２を備え、各ボード１１１〜１１ｎには、パラレル・シ
リアル変換回路１０６の出力回路にデータ送信を行わな
い時間に論理「１」を送信するプルアップ回路１０９を
備える。
【００１３】次に、このように構成された本発明第一実
施例の動作について説明する。
施例の動作について説明する。
【００１４】信号供給部１０１がクロック信号ａおよび
フレーム信号ｂを発生して複数ｎ個のボード１１１〜１
１ｎに供給する。各ボード１１１〜１１ｎでは、タイミ
ング信号生成部１０８が与えられるＩＤ信号１２１〜１
２ｎにしたがって信号供給部１０１から供給されたクロ
ック信号ａおよびフレーム信号ｂから個別のタイミング
信号を生成する。
フレーム信号ｂを発生して複数ｎ個のボード１１１〜１
１ｎに供給する。各ボード１１１〜１１ｎでは、タイミ
ング信号生成部１０８が与えられるＩＤ信号１２１〜１
２ｎにしたがって信号供給部１０１から供給されたクロ
ック信号ａおよびフレーム信号ｂから個別のタイミング
信号を生成する。
【００１５】制御回路１０５が送出するデータは、パラ
レル・シリアル変換回路１０６がタイミング信号生成部
１０８により生成されたタイミング信号にしたがってシ
リアルデータとして出力される。制御回路１０５がデー
タ送信を行わないときには、プルアップ回路１０９がそ
の時間に論理「１」を送信する。
レル・シリアル変換回路１０６がタイミング信号生成部
１０８により生成されたタイミング信号にしたがってシ
リアルデータとして出力される。制御回路１０５がデー
タ送信を行わないときには、プルアップ回路１０９がそ
の時間に論理「１」を送信する。
【００１６】多重部１０２では、ＡＮＤ回路１０４が各
ボード１１１〜１１ｎから送信されるデータを伝送する
ｎ本の挿入データ線ｄ1 〜ｄn を介して入力し、フリッ
プフロップ１０３がＡＮＤ回路１０４の出力をクロック
信号ａに同期させて多重データ線ｃに送信する。
ボード１１１〜１１ｎから送信されるデータを伝送する
ｎ本の挿入データ線ｄ1 〜ｄn を介して入力し、フリッ
プフロップ１０３がＡＮＤ回路１０４の出力をクロック
信号ａに同期させて多重データ線ｃに送信する。
【００１７】一方、各ボード１１１〜１１ｎのシリアル
・パラレル変換回路１０７はタイミング信号生成部１０
８が生成したタイミングにしたがって他のボードが送信
するシリアルデータを多重データ線ｃから受信して制御
回路１０５に取り込む。
・パラレル変換回路１０７はタイミング信号生成部１０
８が生成したタイミングにしたがって他のボードが送信
するシリアルデータを多重データ線ｃから受信して制御
回路１０５に取り込む。
【００１８】このようにして各ボード１１１〜１１ｎの
それぞれが送信したい情報をすべてのボードに対して伝
送することができる。
それぞれが送信したい情報をすべてのボードに対して伝
送することができる。
【００１９】図２は本発明第一実施例における各信号と
挿入データの動作タイミングを示すタイミングチャー
ト、図３は本発明第一実施例におけるパラレル・シリア
ル変換回路およびシリアル・パラレル変換回路のレジス
タの内容を示す図である。
挿入データの動作タイミングを示すタイミングチャー
ト、図３は本発明第一実施例におけるパラレル・シリア
ル変換回路およびシリアル・パラレル変換回路のレジス
タの内容を示す図である。
【００２０】信号供給部１０１からのクロック信号ａお
よびフレームパルス信号ｂと各ボード１１１〜１１ｎ毎
に異なるＩＤを与えるＩＤ信号１２１〜１２ｎとによ
り、タイミング信号生成部１０８は各ボード１１１〜１
１ｎ毎に異なるタイミングを生成し、パラレル・シリア
ル変換回路１０６に出力する。パラレル・シリアル変換
回路１０６は与えられたタイミングで制御回路１０５に
よりセットされたレジスタの内容をシリアル信号として
出力する。このとき、各ボード１１１〜１１ｎにより出
力されるシリアルデータはＩＤ信号１２１〜１２ｎとタ
イミング信号生成部１０８により異なるタイムスロット
に出力される。各ボード１１１〜１１ｎから出力された
挿入データは多重部１０２により多重化され出力され
る。多重部１０２から出力された多重データは各ボード
１１１〜１１ｎのシリアル・パラレル変換回路１０７に
よりパラレル展開され、制御回路１０５はレジスタとし
てパラレル展開したデータを得ることができる。
よびフレームパルス信号ｂと各ボード１１１〜１１ｎ毎
に異なるＩＤを与えるＩＤ信号１２１〜１２ｎとによ
り、タイミング信号生成部１０８は各ボード１１１〜１
１ｎ毎に異なるタイミングを生成し、パラレル・シリア
ル変換回路１０６に出力する。パラレル・シリアル変換
回路１０６は与えられたタイミングで制御回路１０５に
よりセットされたレジスタの内容をシリアル信号として
出力する。このとき、各ボード１１１〜１１ｎにより出
力されるシリアルデータはＩＤ信号１２１〜１２ｎとタ
イミング信号生成部１０８により異なるタイムスロット
に出力される。各ボード１１１〜１１ｎから出力された
挿入データは多重部１０２により多重化され出力され
る。多重部１０２から出力された多重データは各ボード
１１１〜１１ｎのシリアル・パラレル変換回路１０７に
よりパラレル展開され、制御回路１０５はレジスタとし
てパラレル展開したデータを得ることができる。
【００２１】（第二実施例）図４は本発明第二実施例の
構成を示すブロック図である。
構成を示すブロック図である。
【００２２】本発明第二実施例は、タイミング信号を発
生する制御回路１０５がそれぞれ搭載された複数ｎ個の
ボード１３１〜１３ｎと、このｎ個のボード１３１〜１
３ｎに共通にクロック信号ａおよびフレーム信号ｂを供
給する信号供給部１０１とを備え、各ボード１３１〜１
３ｎには、与えられるＩＤ信号１２１〜１２ｎにしたが
ってクロック信号ａおよびフレーム信号ｂから個別のタ
イミング信号を生成するタイミング信号生成部１０８
と、このタイミング信号にしたがって制御回路１０５か
ら送出されるデータをシリアルデータとして送信するパ
ラレル・シリアル変換回路１０６と、設定されたタイミ
ングにしたがって他のボードが送信するシリアルデータ
を多重データ線ｃから受信して制御回路１０５に取り込
むシリアル・パラレル変換回路１０７と、パラレル・シ
リアル変換回路１０６からのデータを一時保持する送信
バッファ回路１１０ａと、シリアル・パラレル変換回路
１０７へのデータを一時保持し制御回路１０５の制御に
したがって出力する受信バッファ回路１１０ｂとを備え
る。送信バッファ回路１１０ａの出力は多重データ線ｃ
にワイアドオア接続される。
生する制御回路１０５がそれぞれ搭載された複数ｎ個の
ボード１３１〜１３ｎと、このｎ個のボード１３１〜１
３ｎに共通にクロック信号ａおよびフレーム信号ｂを供
給する信号供給部１０１とを備え、各ボード１３１〜１
３ｎには、与えられるＩＤ信号１２１〜１２ｎにしたが
ってクロック信号ａおよびフレーム信号ｂから個別のタ
イミング信号を生成するタイミング信号生成部１０８
と、このタイミング信号にしたがって制御回路１０５か
ら送出されるデータをシリアルデータとして送信するパ
ラレル・シリアル変換回路１０６と、設定されたタイミ
ングにしたがって他のボードが送信するシリアルデータ
を多重データ線ｃから受信して制御回路１０５に取り込
むシリアル・パラレル変換回路１０７と、パラレル・シ
リアル変換回路１０６からのデータを一時保持する送信
バッファ回路１１０ａと、シリアル・パラレル変換回路
１０７へのデータを一時保持し制御回路１０５の制御に
したがって出力する受信バッファ回路１１０ｂとを備え
る。送信バッファ回路１１０ａの出力は多重データ線ｃ
にワイアドオア接続される。
【００２３】本第二実施例の場合は、信号供給部１０１
がクロック信号ａおよびフレーム信号ｂを発生して複数
ｎ個のボード１３１〜１３ｎに供給する。各ボード１３
１〜１３ｎでは、タイミング信号生成部１０８が与えら
れるＩＤ信号１２１〜１２ｎにしたがって信号供給部１
０１から供給されたクロック信号ａおよびフレーム信号
ｂから個別のタイミング信号を生成する。
がクロック信号ａおよびフレーム信号ｂを発生して複数
ｎ個のボード１３１〜１３ｎに供給する。各ボード１３
１〜１３ｎでは、タイミング信号生成部１０８が与えら
れるＩＤ信号１２１〜１２ｎにしたがって信号供給部１
０１から供給されたクロック信号ａおよびフレーム信号
ｂから個別のタイミング信号を生成する。
【００２４】制御回路１０５が送出するデータは、パラ
レル・シリアル変換回路１０６がタイミング信号生成部
１０８により生成されたタイミング信号にしたがってシ
リアルデータとして送信バッファ回路１１０ａを介して
出力される。
レル・シリアル変換回路１０６がタイミング信号生成部
１０８により生成されたタイミング信号にしたがってシ
リアルデータとして送信バッファ回路１１０ａを介して
出力される。
【００２５】また、各ボード１３１〜１３ｎのシリアル
・パラレル変換回路１０７は、制御回路１０５が発生す
るタイミングにしたがって、所望の相手となるボードが
送信するシリアルデータを多重データ線ｃから受信バッ
ファ回路１１０ｂを介して受信し制御回路１０５に取り
込む。
・パラレル変換回路１０７は、制御回路１０５が発生す
るタイミングにしたがって、所望の相手となるボードが
送信するシリアルデータを多重データ線ｃから受信バッ
ファ回路１１０ｂを介して受信し制御回路１０５に取り
込む。
【００２６】このような動作により、本発明第二実施例
も第一実施例同様の効果を得ることができる。
も第一実施例同様の効果を得ることができる。
【００２７】
【発明の効果】以上説明したように本発明によれば、小
規模の回路構成で全ての制御回路を有するボードそれぞ
れが伝達したい情報を全てのボードに対してブロードキ
ャストに伝達することができる効果がある。本発明の構
成は装置構成が簡単であり、ボード構成された装置内で
のデータ伝送として有用である。
規模の回路構成で全ての制御回路を有するボードそれぞ
れが伝達したい情報を全てのボードに対してブロードキ
ャストに伝達することができる効果がある。本発明の構
成は装置構成が簡単であり、ボード構成された装置内で
のデータ伝送として有用である。
【図１】本発明第一実施例の構成を示すブロック図。
【図２】本発明第一実施例における各信号と挿入データ
の動作タイミングを示すタイミングチャート。
の動作タイミングを示すタイミングチャート。
【図３】本発明第一実施例におけるパラレル・シリアル
変換回路およびシリアル・パラレル変換回路のレジスタ
の内容を示す図。
変換回路およびシリアル・パラレル変換回路のレジスタ
の内容を示す図。
【図４】本発明第二実施例の構成を示すブロック図。
【図５】従来例の構成を示すブロック図。
１０１ 信号供給部 １０２ 多重部 １０３ フリップフロップ １０４ ＡＮＤ回路 １０５、２０１ 制御回路 １０６ パラレル・シリアル変換回路 １０７ シリアル・パラレル変換回路 １０８ タイミング信号生成部 １０９ プルアップ回路 １１０ａ 送信バッファ回路 １１０ｂ 受信バッファ回路 １１１〜１１ｎ、１３１〜１３ｎ、２１１〜２１１ｎ
ボード １２１〜１２ｎ ＩＤ信号 ２０２ イーサネットドライバ ２０３ 終端部 ２１０ 制御バス
ボード １２１〜１２ｎ ＩＤ信号 ２０２ イーサネットドライバ ２０３ 終端部 ２１０ 制御バス
Claims (4)
- 【請求項１】 それぞれ制御回路が搭載された複数ｎ個
のボードと、 このｎ個のボードに共通にクロック信号およびフレーム
信号を供給する手段と、前記各ボードが送信するシリアルデータをそれぞれ伝送
するｎ本の挿入データ線と、 このｎ本の挿入データ線のデータを時分割多重化して出
力する多重部と、 この多重部が出力する多重化データを伝送する多重デー
タ線と を備え、 前記各ボードには、与えられるＩＤ信号にしたがって前
記クロック信号およびフレーム信号から個別のタイミン
グ信号を生成するタイミング信号生成部と、このタイミ
ング信号にしたがって前記制御回路から送出されるデー
タをシリアルデータとして送信するパラレル・シリアル
変換回路と、設定されたタイミングにしたがって他のボ
ードが送信するシリアルデータを前記多重データ線から
受信してその制御回路に取り込むシリアル・パラレル変
換回路とを備え、 前記多重部は、前記挿入データ線の信号を入力とするＡ
ＮＤ回路と、このＡＮＤ回路の出力を前記クロック信号
に同期させて前記多重データ線に送信するフリップフロ
ップとを含み、 各ボードには、前記パラレル・シリアル変換回路の出力
回路にデータ送信を行わない時間に論理「１」を送信す
るプルアップ回路を備えた ことを特徴とするデータ通信
装置。 - 【請求項２】 それぞれ制御回路が搭載された複数ｎ個
のボードと、 このｎ個のボードに共通にクロック信号およびフレーム
信号を供給する手段と、 前記各ボードがそれぞれのタイミングで送信するシリア
ルデータを時分割多重された形で伝送する多重データ線
と を備え、 前記各ボードには、与えられるＩＤ信号にしたがって前
記クロック信号およびフレーム信号から個別のタイミン
グ信号を生成するタイミング信号生成部と、こ のタイミ
ング信号にしたがって前記制御回路から送出されるデー
タをシリアルデータとして送信するパラレル・シリアル
変換回路と、設定されたタイミングにしたがって他のボ
ードが送信するシリアルデータを前記多重データ線から
受信してその制御回路に取り込むシリアル・パラレル変
換回路と、前記 パラレル・シリアル変換回路の出力が接
続されたバッファ回路とを備え、 このバッファ回路の出力は前記多重データ線にワイアド
オア接続されたことを特徴とするデータ通信装置。 - 【請求項３】 前記設定されたタイミングは、前記タイ
ミング信号生成部が発生する請求項１または２記載のデ
ータ通信装置。 - 【請求項４】 前記設定されたタイミングは、前記制御
回路が発生する請求項１または２記載のデータ通信装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5272424A JP2576387B2 (ja) | 1993-10-29 | 1993-10-29 | データ通信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5272424A JP2576387B2 (ja) | 1993-10-29 | 1993-10-29 | データ通信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07131457A JPH07131457A (ja) | 1995-05-19 |
| JP2576387B2 true JP2576387B2 (ja) | 1997-01-29 |
Family
ID=17513721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5272424A Expired - Lifetime JP2576387B2 (ja) | 1993-10-29 | 1993-10-29 | データ通信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576387B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58161552A (ja) * | 1982-03-19 | 1983-09-26 | Toshiba Corp | 伝送システムの監視方法 |
| JPH07112186B2 (ja) * | 1989-12-15 | 1995-11-29 | 日本電気株式会社 | 同期処理ｌｓｉインタフェース方式 |
| JPH03232040A (ja) * | 1990-02-08 | 1991-10-16 | Oki Electric Ind Co Ltd | データ処理装置 |
-
1993
- 1993-10-29 JP JP5272424A patent/JP2576387B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07131457A (ja) | 1995-05-19 |
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