JP2770375B2 - 伝送遅延位相補償回路 - Google Patents
伝送遅延位相補償回路Info
- Publication number
- JP2770375B2 JP2770375B2 JP1048764A JP4876489A JP2770375B2 JP 2770375 B2 JP2770375 B2 JP 2770375B2 JP 1048764 A JP1048764 A JP 1048764A JP 4876489 A JP4876489 A JP 4876489A JP 2770375 B2 JP2770375 B2 JP 2770375B2
- Authority
- JP
- Japan
- Prior art keywords
- transmission
- data
- timing
- reception
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、リング接続された局で受信データを送信タ
イミングで伝送する時分割多重化方式で、遅延により生
じる位相差を吸収する伝送遅延位相補償回路に関し、特
に、FIFOメモリを使用する伝送遅延位相補償回路に関す
る。
イミングで伝送する時分割多重化方式で、遅延により生
じる位相差を吸収する伝送遅延位相補償回路に関し、特
に、FIFOメモリを使用する伝送遅延位相補償回路に関す
る。
B.発明の概要 本発明は、リング接続された局で受信データを送信タ
イミングで伝送する時分割多重化方式において、 それぞれ独立した２つのメモリと、受信データをそれ
らメモリに交互に書き込む入力手段と、入力中でない方
のメモリからデータを送信タイミングで読み出す出力手
段とを備えることにより、 高速性を要する方式に対して、汎用部品による簡単な
構成で、受信タイミングと送信タイミングの間の遅延に
より生じる位相差を吸収する技術を開示するものであ
る。
イミングで伝送する時分割多重化方式において、 それぞれ独立した２つのメモリと、受信データをそれ
らメモリに交互に書き込む入力手段と、入力中でない方
のメモリからデータを送信タイミングで読み出す出力手
段とを備えることにより、 高速性を要する方式に対して、汎用部品による簡単な
構成で、受信タイミングと送信タイミングの間の遅延に
より生じる位相差を吸収する技術を開示するものであ
る。
C.従来の技術 複数ステーションをリング状に接続し、時分割多重化
方式でデータを伝送するシステムがある。
方式でデータを伝送するシステムがある。
第５図は、そのようなリング接続を模式的に示す説明
図で、複数のノード（node;瘤節）61,62,63…の中に
は、伝送クロック源61aを備えた親局61と、受信クロッ
クで動作する子局62,63…とが存在する。時分割多重
は、子局62,63…では受信クロックからデータを分離し
て受信クロックでデータを多重し、親局61も受信クロッ
クからデータを分離して伝送クロック源でデータを多重
する。但し、これらの時分割，分離，多重は、そのノー
ドに影響しないデータについては、そのまま受信データ
を送信タイミングで伝送しなければならない。
図で、複数のノード（node;瘤節）61,62,63…の中に
は、伝送クロック源61aを備えた親局61と、受信クロッ
クで動作する子局62,63…とが存在する。時分割多重
は、子局62,63…では受信クロックからデータを分離し
て受信クロックでデータを多重し、親局61も受信クロッ
クからデータを分離して伝送クロック源でデータを多重
する。但し、これらの時分割，分離，多重は、そのノー
ドに影響しないデータについては、そのまま受信データ
を送信タイミングで伝送しなければならない。
D.発明が解決しようとする課題 そのまま受信データを送信タイミングで送信する場
合、親局では、受信データを受信クロックで分離はでき
るが、必要としないチャンネルのデータは送信タイミン
グと、送信タイミングの間には、伝送遅延によって生ず
る位相差を吸収するための回路が必要となる。
合、親局では、受信データを受信クロックで分離はでき
るが、必要としないチャンネルのデータは送信タイミン
グと、送信タイミングの間には、伝送遅延によって生ず
る位相差を吸収するための回路が必要となる。
そこで、本発明は、簡単な構成で、受信タイミングと
送信タイミングの間の遅延により生ずる位相差を吸収す
る此種回路を提供することを目的とする。
送信タイミングの間の遅延により生ずる位相差を吸収す
る此種回路を提供することを目的とする。
E.課題を解決するための手段 本発明における上記課題を解決するための手段は、受
信及び送信の伝送速度が一定かつそれらのタイミングが
非同期である局で受信データを送信タイミングで伝送す
る際に生じる位相差を吸収する伝送遅延位相補償回路で
あって、それぞれの局に独立した２つのメモリと、受信
データをそれらのメモリに交互に書き込む入力手段と、
入力中でない方のメモリからデータを送信タイミングで
読み出して送信クロックで送信フレームに乗せ換える出
力手段とを備える伝送遅延位相補償回路とするものであ
る。
信及び送信の伝送速度が一定かつそれらのタイミングが
非同期である局で受信データを送信タイミングで伝送す
る際に生じる位相差を吸収する伝送遅延位相補償回路で
あって、それぞれの局に独立した２つのメモリと、受信
データをそれらのメモリに交互に書き込む入力手段と、
入力中でない方のメモリからデータを送信タイミングで
読み出して送信クロックで送信フレームに乗せ換える出
力手段とを備える伝送遅延位相補償回路とするものであ
る。
F.作用 本発明では、受信データを送信クロックで送信フレー
ムに乗せ換えるため、一巡する有効データ分を一時的に
バッファリングするものとし、このバッファ回路として
２つのメモリを相互に独立して備え、受信タイミング及
び送信タイミングから２つのメモリの読み書きを制御す
ることにより、受信データと送信データとの伝送遅延を
最大一巡分補償するものである。
ムに乗せ換えるため、一巡する有効データ分を一時的に
バッファリングするものとし、このバッファ回路として
２つのメモリを相互に独立して備え、受信タイミング及
び送信タイミングから２つのメモリの読み書きを制御す
ることにより、受信データと送信データとの伝送遅延を
最大一巡分補償するものである。
２つのバッファ回路には、FIFOメモリを使用する。FI
FO（First−In First−Out;先入れ先出し式）メモリ
は、プッシュアップストレージとも呼ばれ、メモリ内に
格納されているデータの中で最も早く記憶された項目が
次に読み出されるようになっている。本発明は、このよ
うなメモリを２個それぞれ独立させて配設し、受信デー
タの各フレームをそれらに交互に入力し、入力中でない
方のメモリからデータを出力し、かつその出力を送信タ
イミングで行うことにより位相差を吸収するものであ
る。FIFOメモリは、書き込まれた順に読み出されるの
で、アドレスを配慮する必要がなく、上記の動作に最も
適している。
FO（First−In First−Out;先入れ先出し式）メモリ
は、プッシュアップストレージとも呼ばれ、メモリ内に
格納されているデータの中で最も早く記憶された項目が
次に読み出されるようになっている。本発明は、このよ
うなメモリを２個それぞれ独立させて配設し、受信デー
タの各フレームをそれらに交互に入力し、入力中でない
方のメモリからデータを出力し、かつその出力を送信タ
イミングで行うことにより位相差を吸収するものであ
る。FIFOメモリは、書き込まれた順に読み出されるの
で、アドレスを配慮する必要がなく、上記の動作に最も
適している。
G.実施例 以下、図面を参照して、本発明の実施例を詳細に説明
する。
する。
第１図は、本発明による伝送遅延位相補償回路の一実
施例を示す構成図である。同図において、１は本発明の
入力手段の一部であるシリパラ変換回路、2,3は第１及
び第２のFIFOメモリ、４及び５はそれぞれ前記FIFOメモ
リ２及び３に接続され、それらの出力手段の一部を形成
する第１及び第２のパラシリ変換回路、６はシリパラ変
換回路１と共に入力手段を形成する入力用フリップフロ
ップ、7,8はパラシリ変換回路4,5と共に出力手段を形成
する第１及び第２の出力用フリップフロップである。
施例を示す構成図である。同図において、１は本発明の
入力手段の一部であるシリパラ変換回路、2,3は第１及
び第２のFIFOメモリ、４及び５はそれぞれ前記FIFOメモ
リ２及び３に接続され、それらの出力手段の一部を形成
する第１及び第２のパラシリ変換回路、６はシリパラ変
換回路１と共に入力手段を形成する入力用フリップフロ
ップ、7,8はパラシリ変換回路4,5と共に出力手段を形成
する第１及び第２の出力用フリップフロップである。
上記回路で処理される受信データは、第２図に示す如
く、例えば125μｓを１フレームとすると、タイムスロ
ットを各チャネルに割り当てられ、フレームの先頭でFI
FOメモリ２又は３を交互に受信有効にする。該データ
は、シリアル形式で伝送されてきて、シリパラ変換回路
１でパラレル形式に変換され、FIFOメモリ２又は３に入
力されるが、このとき、受信有効にする側の例えば第１
のFIFOメモリ２をリセットし、各チャネルの有効データ
を８ビットずつ次のチャネルのタイミングで受信する。
これを次のフレームになるまで行い、次のフレームの先
頭になると、例えば第２のFIFOメモリ３をリセットして
受信有効にする。この間に、送信タイミングがフレーム
の先頭になると、FIFOの使用状態をチェックし、送信有
効側を使用する。例えば、第２のFIFOメモリ３が受信デ
ータの入力中であれば、入力が終わった方の第１のFIFO
メモリ２内のデータを出力する。これにより、親局では
バッファリングのために最大１フレーム分の時間が遅延
することになる。
く、例えば125μｓを１フレームとすると、タイムスロ
ットを各チャネルに割り当てられ、フレームの先頭でFI
FOメモリ２又は３を交互に受信有効にする。該データ
は、シリアル形式で伝送されてきて、シリパラ変換回路
１でパラレル形式に変換され、FIFOメモリ２又は３に入
力されるが、このとき、受信有効にする側の例えば第１
のFIFOメモリ２をリセットし、各チャネルの有効データ
を８ビットずつ次のチャネルのタイミングで受信する。
これを次のフレームになるまで行い、次のフレームの先
頭になると、例えば第２のFIFOメモリ３をリセットして
受信有効にする。この間に、送信タイミングがフレーム
の先頭になると、FIFOの使用状態をチェックし、送信有
効側を使用する。例えば、第２のFIFOメモリ３が受信デ
ータの入力中であれば、入力が終わった方の第１のFIFO
メモリ２内のデータを出力する。これにより、親局では
バッファリングのために最大１フレーム分の時間が遅延
することになる。
第３図は、第１図に示した実施例のタイミングを示す
波形図である。以下、第１図及び第３図を参照しつつ実
施例を説明する。３マルチフレームの場合、下記の動作
になる。
波形図である。以下、第１図及び第３図を参照しつつ実
施例を説明する。３マルチフレームの場合、下記の動作
になる。
各リードデータのフレーム先頭タイミングでリセッ
ト信号が出力されると、入力用フリップフロップ６の出
力条件による書き込み選択信号とANDされて、選択され
たFIFOをリセットし、交互に書き込み選択を行う。
ト信号が出力されると、入力用フリップフロップ６の出
力条件による書き込み選択信号とANDされて、選択され
たFIFOをリセットし、交互に書き込み選択を行う。
書き込み信号でFIFOのWR端子を“H"にすることによ
り、パラレル形式の受信データを前記選択された側のFI
FOに書き込む。
り、パラレル形式の受信データを前記選択された側のFI
FOに書き込む。
FIFOのEF端子からのエンプティフラグを第１の出力
用フリップフロップ７に入力し、送信タイミングに対し
て準備する。
用フリップフロップ７に入力し、送信タイミングに対し
て準備する。
該フリップフロップ７の信号を第２の出力用フリッ
プフロップ８でフレーム使用タイミングで切り換えるこ
とにより、有効なFIFOを選択し、送信データ読み出しタ
イミングを該FIFOのRD端子に入力することにより、その
側からデータを読み出してパラシリ変換回路でシリアル
形式に変換する。パラシリ変換回路の出力は、送信デー
タ有効タイミングをINH端子に入力することにより開始
される。
プフロップ８でフレーム使用タイミングで切り換えるこ
とにより、有効なFIFOを選択し、送信データ読み出しタ
イミングを該FIFOのRD端子に入力することにより、その
側からデータを読み出してパラシリ変換回路でシリアル
形式に変換する。パラシリ変換回路の出力は、送信デー
タ有効タイミングをINH端子に入力することにより開始
される。
第４図は、上記実施例を実際に応用した多重分離化論
理回路の一例を示す構成図である。但し、構成は本発明
に関する所要部分のみが示されている。同図において、
51は受信選択回路、52aはチャネル長を設定するチャネ
ルレングス処理回路、52bは受信データのビット数を数
えてチャネル端を検出するビットカウンタ、52cは受信
データのチャネル数を計数してフレーム端を検出するチ
ャネルカウンタ、52dはそれらの結果よりタイミングを
処理するタイミング回路、53はマルチフレームラッチ回
路、54は送信クロック選択回路、55aはマルチフレーム
を送信する場合の処理回路、55bはそのパラシリ変換回
路、56aは送信データのチャネルレングス処理回路、56b
は送信データのビットカウンタ、56cは送信データのチ
ャネルカウンタ、56dは送信データのタイミング回路、5
7は送信データのフレームカウンタ、58は多重ゲート制
御論理回路、59は送信の２系選択回路、60は本発明の伝
送遅延位相補償回路である。
理回路の一例を示す構成図である。但し、構成は本発明
に関する所要部分のみが示されている。同図において、
51は受信選択回路、52aはチャネル長を設定するチャネ
ルレングス処理回路、52bは受信データのビット数を数
えてチャネル端を検出するビットカウンタ、52cは受信
データのチャネル数を計数してフレーム端を検出するチ
ャネルカウンタ、52dはそれらの結果よりタイミングを
処理するタイミング回路、53はマルチフレームラッチ回
路、54は送信クロック選択回路、55aはマルチフレーム
を送信する場合の処理回路、55bはそのパラシリ変換回
路、56aは送信データのチャネルレングス処理回路、56b
は送信データのビットカウンタ、56cは送信データのチ
ャネルカウンタ、56dは送信データのタイミング回路、5
7は送信データのフレームカウンタ、58は多重ゲート制
御論理回路、59は送信の２系選択回路、60は本発明の伝
送遅延位相補償回路である。
伝送遅延位相補償回路60は、既に述べた如く、シリパ
ラ変換回路１と、２つのFIFOメモリ２及び３と、パラシ
リ変換回路４及び５と、図示しないフリップフロップ及
びゲート回路とで構成され、受信選択回路51からの受信
データに対して位相差を補償し、多重ゲート制御論理回
路58を介して、２系選択回路59から送信する。
ラ変換回路１と、２つのFIFOメモリ２及び３と、パラシ
リ変換回路４及び５と、図示しないフリップフロップ及
びゲート回路とで構成され、受信選択回路51からの受信
データに対して位相差を補償し、多重ゲート制御論理回
路58を介して、２系選択回路59から送信する。
本実施例では、下記の効果を実現している。
（１）リング接続状態で受信データを送信用クロックに
乗せ換えるため、汎用のFIFOメモリを使用でき、回路が
簡単で済む。
乗せ換えるため、汎用のFIFOメモリを使用でき、回路が
簡単で済む。
（２）シリパラ変換した後でバッファリングを行うた
め、シリアル伝送レベルで高速な場合でも、低速のICで
構成できる。例えば、6Mの伝送であっても８ビットのシ
リパラ変換を行うと、単純に750KHzの応答性の部品で構
成可能になる。
め、シリアル伝送レベルで高速な場合でも、低速のICで
構成できる。例えば、6Mの伝送であっても８ビットのシ
リパラ変換を行うと、単純に750KHzの応答性の部品で構
成可能になる。
（３）FIFOという入出力の非同期回路をICで使用するの
で受信タイミングと送信タイミングの非同期性が容易に
保たれ、伝送速度が一定であることから、FIFOの深さが
一定であれば、データを失うことはない。
で受信タイミングと送信タイミングの非同期性が容易に
保たれ、伝送速度が一定であることから、FIFOの深さが
一定であれば、データを失うことはない。
このように、本発明は、時分割多重化方式の如く高速
性を必要とする場合に極めて有効である。
性を必要とする場合に極めて有効である。
H.発明の効果 以上説明したとおり、本発明によれば、高速性を要す
る方式に対し、汎用部品による簡単な構成で、受信タイ
ミングと送信タイミングの間の伝達遅延により生じる位
相差を吸収する伝送遅延補償回路を提供することができ
る。
る方式に対し、汎用部品による簡単な構成で、受信タイ
ミングと送信タイミングの間の伝達遅延により生じる位
相差を吸収する伝送遅延補償回路を提供することができ
る。
第１図は本発明の一実施例の構成図、第２図はデータ構
成の説明図、第３図は実施例の波形図、第４図は本発明
適用例の構成図、第５図はリング接続の説明図である。 １……シリパラ変換回路、2,3……FIFOメモリ、4,5……
パラシリ変換回路、６……入力用フリップフロップ、7,
8……出力用フリップフロップ。
成の説明図、第３図は実施例の波形図、第４図は本発明
適用例の構成図、第５図はリング接続の説明図である。 １……シリパラ変換回路、2,3……FIFOメモリ、4,5……
パラシリ変換回路、６……入力用フリップフロップ、7,
8……出力用フリップフロップ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 7/00
Claims (1)
- 【請求項１】送信クロック源を有する親局と受信クロッ
クで動作する複数の子局とをリング状に接続し、各子局
は受信クロックからデータを分離して送信クロックでデ
ータを多重し、親局は受信クロックからデータを分離し
て伝送クロック源でデータを多重するとともに、受信及
び送信の伝送速度が一定でかつそれらのタイミングが非
同期である局で受信データを送信タイミングで伝送する
際に生じる位相差を吸収する伝送遅延位相補償回路であ
って、それぞれの局に独立した２つのFIFOメモリと、受
信データをそれらのFIFOメモリに交互に書き込む入力手
段と、入力中でない方のFIFOメモリからデータを送信タ
イミングで読み出して送信クロックで送信フレームに乗
せ換える出力手段とを備えることを特徴とする伝送遅延
位相補償回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048764A JP2770375B2 (ja) | 1989-02-28 | 1989-02-28 | 伝送遅延位相補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048764A JP2770375B2 (ja) | 1989-02-28 | 1989-02-28 | 伝送遅延位相補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226930A JPH02226930A (ja) | 1990-09-10 |
| JP2770375B2 true JP2770375B2 (ja) | 1998-07-02 |
Family
ID=12812347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1048764A Expired - Lifetime JP2770375B2 (ja) | 1989-02-28 | 1989-02-28 | 伝送遅延位相補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770375B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10884451B2 (en) * | 2018-05-01 | 2021-01-05 | DeGirum Corporation | System and methods for completing a cascaded clock ring bus |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS603251B2 (ja) * | 1979-07-09 | 1985-01-26 | 日本電信電話株式会社 | 同期方式 |
| JPS58151745A (ja) * | 1982-03-05 | 1983-09-09 | Matsushita Electric Ind Co Ltd | ル−プ式デ−タハイウエイの同期装置 |
| JPS6446341A (en) * | 1987-08-14 | 1989-02-20 | Nec Corp | Buffer memory control circuit |
-
1989
- 1989-02-28 JP JP1048764A patent/JP2770375B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02226930A (ja) | 1990-09-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5351043A (en) | Queueing protocol | |
| US6249875B1 (en) | Interface circuit using plurality of synchronizers for synchronizing respective control signals over a multi-clock environment | |
| JP2991023B2 (ja) | データ送信装置、データ送受信装置及びシステム | |
| US4720828A (en) | I/o handler | |
| JP2770375B2 (ja) | 伝送遅延位相補償回路 | |
| JPH05219046A (ja) | 固定フォーマットフレーム伝送ネットワークのためのフレーム伝送デバイス | |
| JP2002300130A (ja) | Ｓｏｎｅｔ／ｓｄｈのオーバヘッド挿入／抽出方式及び装置 | |
| US5164940A (en) | Modular communication system with allocatable bandwidth | |
| JPH11149444A (ja) | データ転送制御装置及びデータ転送制御システム並びにデータ転送制御方法 | |
| JPH06224782A (ja) | マルチプレクサ | |
| JP3036856B2 (ja) | 回線アダプタ装置 | |
| JPH10145433A (ja) | データ転送速度変換装置および通信ネットワークシステム | |
| GB2286099A (en) | Modular communication system with allocatable bandwidth | |
| KR900007549Y1 (ko) | 디지탈 시리얼 데이타 전송시 속도 변환회로 | |
| JPH0756962B2 (ja) | データ通信システム | |
| GB2248998A (en) | Multiple HDLC processor | |
| JPH04339446A (ja) | 多重分離装置 | |
| JPH0712163B2 (ja) | 多重化マルチフレ−ム同期回路 | |
| JPH0696017A (ja) | 装置内配線方法 | |
| JPS6346838A (ja) | デ−タ受信方式 | |
| JPH04270521A (ja) | 多重化チャネル受信装置 | |
| JPH0650850B2 (ja) | 異速度時分割多重伝送路間デ−タ伝送方法 | |
| JPH04282928A (ja) | 多重化装置 | |
| JPH11239112A (ja) | 多重信号分離装置 | |
| KR950022133A (ko) | 디지탈 전송 인터페이스 회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080417 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090417 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term |