JPH11239112A - 多重信号分離装置 - Google Patents

Abstract

(57)【要約】 【課題】 本発明は、ラインメモリのビット構成を利用
して、多重化されたデジタル信号の分離と速度変換を行
う回路構成を簡略化する多重信号分離装置を提供するこ
とを目的とする。 【解決手段】 多重信号分離回路３０では、前段のライ
ンメモリ遅延回路３１において多重化デジタル信号を分
離する際に、分離して遅延した各タイムスロット＃１〜
＃４のデジタル信号を帰還させ、後段のラインメモリ速
度変換回路３２に４本分の遅延出力＃１〜＃４を一括し
て同時に書き込むようにし、後段のラインメモリ速度変
換回路３２において速度変換により一括して同時に低速
側分離出力＃１〜＃４を出力可能な回路構成としたた
め、少ない部品構成でｎ本分の多重化デジタル信号を分
離／速度変換することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ラインメモリ等の
速度変換用のデバイスを搭載して、複数本の多重化され
たデジタル信号の分離とそれに伴う速度変換を行う多重
信号分離装置に関する。

【０００２】

【従来の技術】近時、データ通信の高速化及び大容量化
に伴い、データを高速かつ大容量で伝送するデータ伝送
方式として、例えば、複数のデータをデジタル化し時間
的に多重化して伝送する時分割多重伝送方式が利用され
ている。この時分割多重伝送方式では、送信側通信装置
は、複数の異なるデータを時間的に多重化して高速のデ
ジタル信号に変換して送信し、受信側通信装置は、多重
化されたデジタル信号を分離して元のデータを復元して
いる。

【０００３】時間的な多重化とは、複数の異なるデジタ
ル信号（データ）を時間的に少しずつずらして高速のク
ロック信号で並べ替えて、一連のデジタル信号に多重化
することであり、分離とは多重化の逆であり、一連のデ
ジタル信号を時間的にずらしたタイミングで切り出し
て、元の複数の異なるデジタル信号に分離することであ
る。

【０００４】この分離を行う受信側通信装置は、送信側
通信装置から通信回線や無線を介して接続されるが、そ
のデジタル信号を受信する入力側が高速側となり、分離
したデジタル信号を出力する出力側が低速側となる。す
なわち、その高速側と低速側のデジタル信号には、同一
フレーム時間内に異なった間隔でビット情報が割り付け
られるため、受信側通信装置内で多重化されたデジタル
信号を分離する際には、その高速側と低速側でフレーム
タイミングの速度差を変換するための速度変換回路が必
要となる。

【０００５】この速度変換回路の従来例としてデュアル
ポートＲＡＭ（以下、ＤＰＲＡＭという）を使用したも
のを図３に示す。図３に示す速度変換回路では、ＤＰＲ
ＡＭ１の図中左側が高速側であり“ｓｉｄｅＡ”とし
て、分離されたデジタル信号を高速で書き込む書込アド
レスを発生するアドレスカウンタ２が配置され、ＤＰＲ
ＡＭ１の図中右側が低速側であり“ｓｉｄｅＢ”とし
て、分離されたデジタル信号を低速で読み出す読出アド
レスを発生するアドレスカウンタ３が配置されている。

【０００６】ＤＰＲＡＭ１は、図外の制御回路から入力
されるライトイネーブル制御信号ＷＥＬ、ＷＥＲの書込
タイミングで、アドレスカウンタ２から発生される書込
アドレスに、分離されたデジタル信号ＤａｔａＩｎ０を
高速で書き込み、リードイネーブル制御信号ＯＥＬ、Ｏ
ＥＲの読出タイミングで、アドレスカウンタ３から発生
される読出アドレスからデジタル信号ＤａｔａＯｕｔ０
を低速で読み出す。

【０００７】また、速度変換回路の従来例としてＦＩＦ
Ｏ（First In First Out）メモリ１１を使用したものを
図４に示す。図４に示す速度変換回路では、ＦＩＦＯメ
モリ１１内で、図外の制御回路から入力されるライトイ
ネーブル制御信号ＷＥの書込タイミングで、コントロー
ラ１２がライトポインタ１３に書き込み領域を指示し、
分離されたデジタル信号ＤａｔａＩｎ０を高速でメモリ
領域１５に書き込み、リードイネーブル制御信号ＯＥの
読出タイミングで、コントローラ１２がリードポインタ
１４に読み出し領域を指示し、その読み出し領域からデ
ジタル信号ＤａｔａＯｕｔを低速で読み出す。

【０００８】さらに、速度変換回路の従来例としてライ
ンメモリ速度変換回路２１〜２４を使用したものを図５
に示す。図５に示す速度変換回路では、ラインメモリ速
度変換回路２１〜２４が、図６に示すタイミングチャー
トのタイミングで動作する。図５において、各ラインメ
モリ速度変換回路２１〜２４に入力される分離されたデ
ジタル信号（図６（ａ）参照）は、高速側のライトイネ
ーブル制御信号＃１〜＃４（図６（ｂ）〜（ｅ）参照）
の書き込みタイミングで、各ラインメモリ速度変換回路
２１〜２４内の各ラインメモリに書き込まれた後、低速
側のリードタイミングで、各ラインメモリ速度変換回路
２１〜２４内の各ラインメモリから読み出されて４本分
の低速側分離出力＃１〜＃４（図６（ｆ）〜（ｉ）参
照）が出力される。

【０００９】

【発明が解決しようとする課題】しかしながら、上記従
来の図３〜図５に示した各速度変換回路にあっては、そ
れぞれ以下に述べるような問題があった。まず、図３に
示したＤＰＲＡＭ１を使用した速度変換回路の場合は、
１つのＤＰＲＡＭ１で１つの分離されたデジタル信号の
速度変換しか行うことができず、ｎ本分の分離回路を構
成する場合にはｎ個のＤＰＲＡＭが必要となるため、回
路規模が大きくなるという問題があった。また、実際に
は、フレーム期間内のビット情報が誤り無く速度変換さ
れるように、各デジタル信号毎に２つのＤＰＲＡＭを必
要としたダブルバッファ構成とすることが多く、回路規
模は更に大きくなる。さらに、各ＤＰＲＡＭにはアドレ
ス制御信号が必要であり、このための配線等で回路構成
が複雑になるという問題も発生する。

【００１０】また、図４に示したＦＩＦＯメモリ１１を
使用した速度変換回路の場合は、図３の速度変換回路の
場合と同様に、１つのＦＩＦＯメモリ１１で１つの分離
されたデジタル信号の速度変換しか行うことができず、
ｎ本分の分離回路を構成する場合にはｎ個のＦＩＦＯメ
モリが必要となるため、回路規模が大きくなるという問
題があった。また、ＤＰＲＡＭの場合と同様にダブルバ
ッファ構成とすることが多く、回路規模は更に大きくな
る。

【００１１】さらに、図５に示したラインメモリ速度変
換回路２１〜２４を使用した速度変換回路の場合は、遅
延回路に相当するラインメモリでは、各々、デジタル信
号により１ビット分しか使用しておらず、一般的に使用
される８ビット構成でデータを処理するラインメモリの
残りの７ビット分は使用されないため、ラインメモリの
利用効率が低下するという問題があった。また、タイミ
ングの異なるライトイネーブル制御信号＃１〜＃４が４
本必要となるため、回路構成が複雑になる。さらに、ｎ
本分の分離回路を構成する場合にはｎ個のラインメモリ
とｎ本分のライトイネーブル制御信号が必要となるた
め、回路規模が大きくなるという問題も発生する。

【００１２】本発明の課題は、上記問題に鑑みてなされ
たものであり、ラインメモリのビット構成を利用して、
多重化されたデジタル信号の分離と速度変換を行う回路
構成を簡略化する多重信号分離装置を提供することを目
的とする。

【００１３】

【課題を解決するための手段】請求項１記載の発明は、
多重化されたデジタル信号を分離する際に、ラインメモ
リを使用して上流側の信号入力速度を下流側の信号出力
速度に変換する多重信号分離装置において、前記上流側
から第１のラインメモリに入力される多重化デジタル信
号を、当該第１のラインメモリのビット構成により分離
し、この各分離デジタル信号を当該第１のラインメモリ
の入力側に帰還して遅延させて出力する分離遅延手段
と、この分離遅延手段から出力される前記各分離デジタ
ル信号を第２のラインメモリに入力して前記下流側の信
号出力速度に変換して出力する速度変換手段と、を備え
たことを特徴としている。

【００１４】したがって、少ない部品構成でｎ本分の多
重化デジタル信号を分離／速度変換することができ、多
重信号分離装置の回路規模を縮小してコストを低減する
ことができるとともに、分離／速度変換時の信頼性を向
上させることができる。

【００１５】この場合、上記目的は、例えば、請求項２
に記載する発明のように、請求項１記載の多重信号分離
装置において、前記分離遅延手段は、前記各分離デジタ
ル信号を入力側に帰還させる帰還ラインを設けた前記第
１のラインメモリのみで構成し、前記多重化デジタル信
号の分離、及び前記各分離デジタル信号の遅延出力を、
当該第１のラインメモリにおける信号の帰還動作により
制御することが有効である。

【００１６】したがって、少ない部品構成でｎ本分の多
重化デジタル信号を分離する分離回路を容易に構成する
ことができ、回路規模を更に縮小することができ、ｎ本
分の多重化デジタル信号を一括して分離することがで
き、ラインメモリのビット構成を有効に利用することが
できる。

【００１７】また、請求項３に記載する発明のように、
請求項１あるいは２記載の多重信号分離装置において、
前記速度変換手段は、前記分離遅延手段から出力される
前記各分離デジタル信号を前記第２のラインメモリの各
ビットラインに入力することにより、当該各分離デジタ
ル信号を前記下流側の信号出力速度に変換して出力する
ことが有効である。

【００１８】したがって、少ない部品構成でｎ本分の分
離デジタル信号を速度変換する速度変換回路を容易に構
成することができ、回路規模を更に縮小することがで
き、ｎ本分の分離デジタル信号を一括して速度変換する
ことができ、ラインメモリのビット構成を有効に利用す
ることができる。

【００１９】また、請求項４に記載する発明のように、
請求項１、２あるいは３記載の多重信号分離装置におい
て、前記分離遅延手段における分離遅延動作、及び前記
速度変換手段における速度変換動作の各動作タイミング
を制御するタイミング制御信号を、共通の制御ラインに
より当該分離遅延手段及び当該速度変換手段に入力する
ことが有効である。

【００２０】したがって、分離遅延手段及び当該速度変
換手段に接続する制御ラインの構成を簡略化することが
でき、回路規模を更に縮小して多重信号分離装置のコス
トを更に低減することができる。

【００２１】

【発明の実施の形態】以下、図を参照して本発明の実施
の形態を詳細に説明する。図１〜図２は、本発明を適用
した多重信号分離回路の一実施の形態を示す図である。
まず、構成を説明する。図１は、本実施の形態における
多重信号分離回路３０の要部回路構成を示すブロック図
である。この図１において、多重信号分離回路３０は、
ラインメモリ遅延回路３１とラインメモリ速度変換回路
３２とから構成されており、図中の左側が高速側、図中
の右側が低速側である。

【００２２】ラインメモリ遅延回路３１は、高速側から
入力される多重化されたデジタル信号を、その内蔵する
ラインメモリの１ビット目に対応する入力ラインに入力
し、そのラインメモリの１ビット目から出力される遅延
出力＃１を、当該ラインメモリの２ビット目に対応する
入力ラインに帰還入力するとともに、ラインメモリ速度
変換回路３２に内蔵されるラインメモリの１ビット目の
入力ラインにも出力する。

【００２３】また、ラインメモリ遅延回路３１は、内蔵
するラインメモリの２ビット目から出力される遅延出力
＃２を、当該ラインメモリの３ビット目に対応する入力
ラインに帰還入力するとともに、ラインメモリ速度変換
回路３２に内蔵されるラインメモリの２ビット目の入力
ラインにも出力する。さらに、ラインメモリ遅延回路３
１は、内蔵するラインメモリの３ビット目から出力され
る遅延出力＃３を、当該ラインメモリの４ビット目に対
応する入力ラインに帰還入力するとともに、ラインメモ
リ速度変換回路３２に内蔵されるラインメモリの３ビッ
ト目の入力ラインにも出力する。そして、ラインメモリ
遅延回路３１は、内蔵するラインメモリの４ビット目か
ら出力される遅延出力＃４を、ラインメモリ速度変換回
路３２に内蔵されるラインメモリの４ビット目の入力ラ
インに出力する。

【００２４】このラインメモリ遅延回路３１における遅
延出力＃１〜＃４の各入力ラインへの出力タイミング
（帰還入力タイミング）は、図外の図示しない制御回路
から入力されるライトイネーブル制御信号がアクティブ
となる動作タイミングにより決定され、このライトイネ
ーブル制御信号の動作タイミングは、図外の図示しない
クロック回路から入力される高速クロック信号のクロッ
クタイミングに基づいて設定されている。

【００２５】従って、ラインメモリ遅延回路３１は、内
蔵するラインメモリの１ビット目に入力されるデジタル
信号に多重化された各タイムスロット＃１〜＃４を、高
速クロック信号に基づいて設定されるライトイネーブル
制御信号がアクティブとなる動作タイミングに基づい
て、タイムスロット＃１〜＃４毎に分離して遅延させ
て、その各タイムスロット＃１〜＃４に対応して分離し
た４本分の遅延出力＃１〜＃４を自己の帰還入力ライン
と、ラインメモリ速度変換回路３２の各入力ラインに一
括して出力する。

【００２６】ラインメモリ速度変換回路３２は、ライン
メモリ遅延回路３１から入力される各遅延出力＃１〜＃
４を、図外の図示しない制御回路から入力されるライト
イネーブル制御信号の動作タイミングにより内部のライ
ンメモリに一括して書き込み、図外の図示しないクロッ
ク回路から入力される低速クロック信号のクロックタイ
ミングに基づいて制御回路で設定されるリードイネーブ
ル制御信号の動作タイミングにより、内部のラインメモ
リに書き込まれた遅延出力＃１〜＃４を一括して低速側
分離出力＃１〜＃４を出力する。

【００２７】次に、本実施の形態の動作を説明する。図
１の多重信号分離回路３０内の各回路部における動作に
ついて図２に示すタイミングチャートを参照して説明す
る。

【００２８】図１において、高速側から入力されるタイ
ムスロット＃１〜＃４が多重化されたデジタル信号（図
２（ａ）参照）は、ラインメモリ遅延回路３１に内蔵さ
れるラインメモリの１ビット目の入力ラインに入力され
る。ラインメモリ遅延回路３１では、図外の図示しない
制御回路から入力される図２（ｃ）に示すライトイネー
ブル制御信号にタイムスロット＃１の時間幅分ライトイ
ネーブルがアクティブ（“Ｈｉ”）に設定されることに
より、入力された多重化デジタル信号のタイムスロット
＃１がラインメモリの１ビット目に書き込まれる。

【００２９】このとき、先に遅延して帰還入力されたタ
イムスロット＃２、＃３、＃４が内蔵ラインメモリの２
ビット目、３ビット目、４ビット目の各入力ラインに存
在するため、タイムスロット＃１の時間幅分ライトイネ
ーブルがアクティブに設定されたタイミングでは、図２
（ｄ）〜（ｇ）に示すように、内蔵ラインメモリで遅延
された遅延出力＃１〜＃４が、同時に内蔵ラインメモリ
の１ビット目、２ビット目、３ビット目、４ビット目に
一括して書き込まれる。

【００３０】このラインメモリ遅延回路３１内のライン
メモリに書き込まれた各タイムスロット＃１〜＃４の遅
延期間は、タイムスロット＃１には遅延はなく、タイム
スロット＃２には１ライトイネーブル時間分の遅延が有
り、タイムスロット＃３には２ライトイネーブル時間分
の遅延が有り、タイムスロット＃３には３ライトイネー
ブル時間分の遅延が有り、これらの遅延関係で各タイム
スロット＃１〜＃４は４本のデジタル信号に分離され
る。すなわち、ラインメモリ遅延回路３１から出力され
る遅延出力＃１〜＃４は、多重化デジタル信号から分離
したタイムスロット＃１〜＃４に相当するものとなる。

【００３１】そして、ラインメモリ遅延回路３１内のラ
インメモリに書き込まれた遅延出力＃１〜＃４は、次の
ライトイネーブル制御信号がアクティブとなるタイミン
グで、ラインメモリ速度変換回路３２に内蔵されたライ
ンメモリの１ビット目、２ビット目、３ビット目、４ビ
ット目に一括して出力されて書き込まれる。次いで、ラ
インメモリ速度変換回路３２では、図外の図示しないク
ロック回路から入力される低速クロック信号（図２
（ｈ）参照）のクロックタイミングに基づいて制御回路
で設定されるリードイネーブル制御信号（図２（ｉ）参
照）がアクティブとなる動作タイミングにより、内部の
ラインメモリに書き込まれた遅延出力＃１〜＃４が一括
して読み出されて、図２（ｊ）〜（ｍ）に示すように低
速側分離出力＃１〜＃４として同時に出力される。

【００３２】以上のように、本実施の形態における多重
信号分離回路３０では、前段のラインメモリ遅延回路３
１において多重化デジタル信号を分離する際に、分離し
て遅延した各タイムスロット＃１〜＃４のデジタル信号
を帰還させ、後段のラインメモリ速度変換回路３２に４
本分の遅延出力＃１〜＃４を一括して同時に書き込むよ
うにし、後段のラインメモリ速度変換回路３２において
速度変換により一括して同時に低速側分離出力＃１〜＃
４を出力可能な回路構成としたため、従来の図３〜図５
に示した各速度変換回路の回路構成に比べて少ない部品
構成でｎ本分の多重化デジタル信号を分離／速度変換す
ることができる。

【００３３】また、上記多重信号分離回路３０では、ラ
インメモリ遅延回路３１及びラインメモリ速度変換回路
３２に内蔵された各ラインメモリのライン入出力は、そ
のメモリ構成である８ビット分利用可能な構成であるた
め、８本分の速度変換を同時に行うことができ、ライン
メモリの使用効率も向上させることができる。

【００３４】さらに、上記多重信号分離回路３０では、
多重化デジタル信号からタイムスロットを切り出すタイ
ミングを制御するライトイネーブル制御信号を伝達する
ラインも従来の４本から１本に減らすことができ、４本
のデジタル信号を多重／分離する４多重／４分離回路で
は、従来の速度変換回路を使用した場合は、合計１６個
のラインメモリが必要となるが、本実施の形態の速度変
換回路を使用した場合は、合計４個のラインメモリで済
むことになる。このため、多重／分離回路の回路構成を
簡易化することができ、回路規模を大幅に縮小させるこ
とができ、低コスト化を図ることができる。

【００３５】なお、上記実施の形態では、多重化デジタ
ル信号を４本分に分離する多重信号分離回路３０の例を
示したが、その多重／分離対象とするデジタル信号に設
定されるタイムスロット数に応じて、その多重信号分離
回路３０の回路構成を適宜変更することは容易であるこ
とは勿論である。

【００３６】

【発明の効果】請求項１記載の発明の多重信号分離装置
によれば、少ない部品構成でｎ本分の多重化デジタル信
号を分離／速度変換することができ、多重信号分離装置
の回路規模を縮小してコストを低減することができると
ともに、分離／速度変換時の信頼性を向上させることが
できる。

【００３７】請求項２記載の発明の多重信号分離装置に
よれば、少ない部品構成でｎ本分の多重化デジタル信号
を分離する分離回路を容易に構成することができ、回路
規模を更に縮小することができ、ｎ本分の多重化デジタ
ル信号を一括して分離することができ、ラインメモリの
ビット構成を有効に利用することができる。

【００３８】請求項３記載の発明の多重信号分離装置に
よれば、少ない部品構成でｎ本分の分離デジタル信号を
速度変換する速度変換回路を容易に構成することがで
き、回路規模を更に縮小することができ、ｎ本分の分離
デジタル信号を一括して速度変換することができ、ライ
ンメモリのビット構成を有効に利用することができる。

【００３９】請求項４記載の発明の多重信号分離装置に
よれば、分離遅延手段及び当該速度変換手段に接続する
制御ラインの構成を簡略化することができ、回路規模を
更に縮小して多重信号分離装置のコストを更に低減する
ことができる。

【図面の簡単な説明】

【図１】本発明を適用した一実施の形態の多重信号分離
回路３０の要部構成を示すブロック図である。

【図２】図１の多重信号分離回路３０内の各部における
信号の動作を示すタイミングチャートである。

【図３】従来のＤＰＲＡＭ１を使用した速度変換回路の
要部回路構成を示すブロック図である。

【図４】従来のＦＩＦＯメモリ１１を使用した速度変換
回路の要部回路構成を示すブロック図である。

【図５】従来のラインメモリ２１〜２４を使用した速度
変換回路の要部回路構成を示すブロック図である。

【図６】図５の速度変換回路内の各部における信号の動
作を示すタイミングチャートである。

【符号の説明】

３０ 多重信号分離回路 ３１ ラインメモリ遅延回路 ３２ ラインメモリ速度変換回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】多重化されたデジタル信号を分離する際
   に、ラインメモリを使用して上流側の信号入力速度を下
   流側の信号出力速度に変換する多重信号分離装置におい
   て、 前記上流側から第１のラインメモリに入力される多重化
   デジタル信号を、当該第１のラインメモリのビット構成
   により分離し、この各分離デジタル信号を当該第１のラ
   インメモリの入力側に帰還して遅延させて出力する分離
   遅延手段と、 この分離遅延手段から出力される前記各分離デジタル信
   号を第２のラインメモリに入力して前記下流側の信号出
   力速度に変換して出力する速度変換手段と、 を備えたことを特徴とする多重信号分離装置。
2. 【請求項２】前記分離遅延手段は、前記各分離デジタル
   信号を入力側に帰還させる帰還ラインを設けた前記第１
   のラインメモリのみで構成し、前記多重化デジタル信号
   の分離、及び前記各分離デジタル信号の遅延出力を、当
   該第１のラインメモリにおける信号の帰還動作により制
   御するようにしたことを特徴とする請求項１記載の多重
   信号分離装置。
3. 【請求項３】前記速度変換手段は、前記分離遅延手段か
   ら出力される前記各分離デジタル信号を前記第２のライ
   ンメモリの各ビットラインに入力することにより、当該
   各分離デジタル信号を前記下流側の信号出力速度に変換
   して出力することを特徴とする請求項１あるいは２記載
   の多重信号分離装置。
4. 【請求項４】前記分離遅延手段における分離遅延動作、
   及び前記速度変換手段における速度変換動作の各動作タ
   イミングを制御するタイミング制御信号を、共通の制御
   ラインにより当該分離遅延手段及び当該速度変換手段に
   入力するようにしたことを特徴とする請求項１、２ある
   いは３記載の多重信号分離装置。