JPH01144752A - ディジタルデータ伝送方式 - Google Patents
ディジタルデータ伝送方式Info
- Publication number
- JPH01144752A JPH01144752A JP30354787A JP30354787A JPH01144752A JP H01144752 A JPH01144752 A JP H01144752A JP 30354787 A JP30354787 A JP 30354787A JP 30354787 A JP30354787 A JP 30354787A JP H01144752 A JPH01144752 A JP H01144752A
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- JP
- Japan
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- transmitting
- digital data
- bit
- transmission
- speed
- Prior art date
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- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims description 78
- 238000000926 separation method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルデータ伝送方式に関する。
従来のディジタルデータ伝送方式においては、タイミン
グ等の問題により伝送速度を落す必要がある場合、ディ
ジタルデータをタイムスロット単位に分離及び多重して
伝送している。
グ等の問題により伝送速度を落す必要がある場合、ディ
ジタルデータをタイムスロット単位に分離及び多重して
伝送している。
第３図及び第４図（Ａ）、（Ｂ）を参照して詳述すると
、伝送速度の速い伝送路１からのディジタルデータを伝
送速度の遅い複数の伝送路２．３に分離するときは、伝
送路１からのディジタルデータのタイムスロットＡのビ
ットＡＯ〜Ａ７とタイムスロットＢのビットＢＯ〜Ｂ７
とをそれぞれ分離回路１０のメモリ回路１１．１２に記
憶する。伝送路１からビットＢ７が送られた後、次のタ
イムスロットＣのビットＣＯが送られて来るのと同時に
、ビットＡＯ〜Ａ７．ＢＯ〜Ｂ７をメモリ回路１１．１
２から読出し、伝送路２，３に出力する。この場合、メ
モリ回路１１．１２はビットＡＯ〜Ａ７．ＢＯ〜Ｂ７を
読出すと同時にビットＣＯ〜Ｃ７，Ｄｏ〜Ｄ７の書込み
を順次行なっている。メモリ回路１１．１２の読出し、
書込み動作の制御は分離制御回路１３が行なう。
、伝送速度の速い伝送路１からのディジタルデータを伝
送速度の遅い複数の伝送路２．３に分離するときは、伝
送路１からのディジタルデータのタイムスロットＡのビ
ットＡＯ〜Ａ７とタイムスロットＢのビットＢＯ〜Ｂ７
とをそれぞれ分離回路１０のメモリ回路１１．１２に記
憶する。伝送路１からビットＢ７が送られた後、次のタ
イムスロットＣのビットＣＯが送られて来るのと同時に
、ビットＡＯ〜Ａ７．ＢＯ〜Ｂ７をメモリ回路１１．１
２から読出し、伝送路２，３に出力する。この場合、メ
モリ回路１１．１２はビットＡＯ〜Ａ７．ＢＯ〜Ｂ７を
読出すと同時にビットＣＯ〜Ｃ７，Ｄｏ〜Ｄ７の書込み
を順次行なっている。メモリ回路１１．１２の読出し、
書込み動作の制御は分離制御回路１３が行なう。
また、伝送速度の遅い伝送路２．３からディジタルデー
タを伝送速度の速い伝送路４に多重化伝送するとき、伝
送路２からのビットＡＯ〜Ａ７及び伝送路３からのビッ
トＢＯ〜Ｂ７をそれぞれ多重回路２０のメモリ回Ｈ２１
，２２に記憶する。
タを伝送速度の速い伝送路４に多重化伝送するとき、伝
送路２からのビットＡＯ〜Ａ７及び伝送路３からのビッ
トＢＯ〜Ｂ７をそれぞれ多重回路２０のメモリ回Ｈ２１
，２２に記憶する。
伝送路２，３からそれぞれビットＡ７．Ｂ７が送られて
来た後、ビットＣｏ、Ｄｏが送られて来るのと同時に伝
送路４にビットＡＯ〜Ａ７を伝送路２に対応するメモリ
回路２１から順次読出して送出した後、ビットＢＯ〜Ｂ
７を伝送路３に対応するメモリ回路２２から順次読出し
て送出する。この動作と同時ＣＯ〜Ｃ７，Ｄｏ〜Ｄ７を
メモリ回路２１．２２にそれぞれ書込む必要がある。ま
た、伝送路４にビットＡＯ〜Ａ７を出力するときは、ス
イッチ回路２４をメモリ回路２１側に切替え、かつＢＯ
〜Ｂ７を出力するときは、スイッチ回路２４をメモリ回
路２２側に切替える。上述したメモリの回！２１．２２
の読出し、書込み動作及びスイッチの回路２４の切替え
動作の制御は多重制御回路２０により行なわれる。
来た後、ビットＣｏ、Ｄｏが送られて来るのと同時に伝
送路４にビットＡＯ〜Ａ７を伝送路２に対応するメモリ
回路２１から順次読出して送出した後、ビットＢＯ〜Ｂ
７を伝送路３に対応するメモリ回路２２から順次読出し
て送出する。この動作と同時ＣＯ〜Ｃ７，Ｄｏ〜Ｄ７を
メモリ回路２１．２２にそれぞれ書込む必要がある。ま
た、伝送路４にビットＡＯ〜Ａ７を出力するときは、ス
イッチ回路２４をメモリ回路２１側に切替え、かつＢＯ
〜Ｂ７を出力するときは、スイッチ回路２４をメモリ回
路２２側に切替える。上述したメモリの回！２１．２２
の読出し、書込み動作及びスイッチの回路２４の切替え
動作の制御は多重制御回路２０により行なわれる。
上述した従来のディジタルデータ伝送方式においては、
タイムスロットを単位としてディジタルデータの伝送路
への分離及び多重を行なうため、書込み及び読出しが同
時に独立して行なえる構成のメモリ回路が分離回路及び
多重回路の双方に必要であるだけでなく、メモリ回路に
必要なデータのみを書込み及び読出しさせる分離制御回
路及び多重制御回路が必要である。さらに、この結果、
構成の複雑化を免れない。
タイムスロットを単位としてディジタルデータの伝送路
への分離及び多重を行なうため、書込み及び読出しが同
時に独立して行なえる構成のメモリ回路が分離回路及び
多重回路の双方に必要であるだけでなく、メモリ回路に
必要なデータのみを書込み及び読出しさせる分離制御回
路及び多重制御回路が必要である。さらに、この結果、
構成の複雑化を免れない。
本発明のディジタルデータ伝送方式は伝送速度の速い単
数の伝送路からのディジタルデータを伝送速度の遅い複
数の伝送路に１ビット単位に分離する分離手段と、伝送
速度の遅い前記複数の伝送路からのディジタルデータを
伝送速度の速い単数の伝送路に１ビット単位に多重する
多重手段とを備える。
数の伝送路からのディジタルデータを伝送速度の遅い複
数の伝送路に１ビット単位に分離する分離手段と、伝送
速度の遅い前記複数の伝送路からのディジタルデータを
伝送速度の速い単数の伝送路に１ビット単位に多重する
多重手段とを備える。
次に本発明について図面を参照して説明する６本発明の
一実施例を示す第１図及び第２図を参照すると、分離回
路３０は伝送速度の速い伝送路１からのデジタルデータ
を伝送速度の遅い伝送路２及び伝送路３に分離する回路
であり、ディジタルデータを１ビツトだけ一時的に保持
するフリップフロップ３１．３２のラッチタイミングを
決めるラッチタイミグ回路３３を備える。また、多重回
路４０は伝送路２及び伝送路３からのディジタルデータ
を伝送速度の速い伝送路４に多重化伝送する回路であり
、伝送路４に出力するディジタルデータを選択するスイ
ッチ回路４１及びこのスイッチ回路４１の切替えタイミ
ングを決める切替えタイミング回路４２を備える。
一実施例を示す第１図及び第２図を参照すると、分離回
路３０は伝送速度の速い伝送路１からのデジタルデータ
を伝送速度の遅い伝送路２及び伝送路３に分離する回路
であり、ディジタルデータを１ビツトだけ一時的に保持
するフリップフロップ３１．３２のラッチタイミングを
決めるラッチタイミグ回路３３を備える。また、多重回
路４０は伝送路２及び伝送路３からのディジタルデータ
を伝送速度の速い伝送路４に多重化伝送する回路であり
、伝送路４に出力するディジタルデータを選択するスイ
ッチ回路４１及びこのスイッチ回路４１の切替えタイミ
ングを決める切替えタイミング回路４２を備える。
この構成において、伝送速度の速い伝送路１がらのディ
ジタルデータのタイムスロットＡのビットＡＯは伝送路
２側のフリップフロップ３１にラッチされ、直ちに伝送
路２に出方される。続いて送られて来たビットＡ１は伝
送速度の遅い伝送路３側のフリップフロップ３２にラッ
チされ、直ちに伝送路３に出力される。以下、伝送路１
がら送られて来たディジタルデータを伝送路２側のフリ
ップロップ３１と伝送路３側のフリップフロップ３２が
交互にラッチし、それぞれ伝送路２及び伝送路３に送出
する。フリップフロップ３１．３２のラッチタイミング
はラッチタイミング回路３３により制御される。
ジタルデータのタイムスロットＡのビットＡＯは伝送路
２側のフリップフロップ３１にラッチされ、直ちに伝送
路２に出方される。続いて送られて来たビットＡ１は伝
送速度の遅い伝送路３側のフリップフロップ３２にラッ
チされ、直ちに伝送路３に出力される。以下、伝送路１
がら送られて来たディジタルデータを伝送路２側のフリ
ップロップ３１と伝送路３側のフリップフロップ３２が
交互にラッチし、それぞれ伝送路２及び伝送路３に送出
する。フリップフロップ３１．３２のラッチタイミング
はラッチタイミング回路３３により制御される。
分離回路３０から１ビット単位に伝送路２及び伝送路３
に送出されたディジタルデータの伝送路４への多重化は
伝送路３のディジタルデータのビットが２７からＡ１に
変わる時、多重回路４０のスイッチ回路４１が伝送路２
を選択して伝送路４にビットＡＯを出力し、伝送路２の
ディジタルデータのビットがＡＯからＡ２に変る時はス
イッチ回路４１が伝送路３を選択して伝送路４にビット
Ａ１を出力し、以下同様の切替え動作を行なう。
に送出されたディジタルデータの伝送路４への多重化は
伝送路３のディジタルデータのビットが２７からＡ１に
変わる時、多重回路４０のスイッチ回路４１が伝送路２
を選択して伝送路４にビットＡＯを出力し、伝送路２の
ディジタルデータのビットがＡＯからＡ２に変る時はス
イッチ回路４１が伝送路３を選択して伝送路４にビット
Ａ１を出力し、以下同様の切替え動作を行なう。
この切替え動作の制御は切替えタイミング回路４２によ
り行なう。
り行なう。
以上説明したように本発明によれば、伝送速度の速い単
数の伝送路からのディジタルデータを伝送速度の遅い複
数の伝送路に分離するとき１ビット単位で分離し、また
伝送速度の遅い複数の伝送路からのディジタルデータを
伝送速度の速い単数の伝送路に多重化するときは１ビッ
ト単位で多重化することにより、構成を簡略化できる。
数の伝送路からのディジタルデータを伝送速度の遅い複
数の伝送路に分離するとき１ビット単位で分離し、また
伝送速度の遅い複数の伝送路からのディジタルデータを
伝送速度の速い単数の伝送路に多重化するときは１ビッ
ト単位で多重化することにより、構成を簡略化できる。
第１図は本発明の一実施例を示す構成図、第２図は同実
施例の動作を説明する図、第３図、第４図（Ａ）及び第
４図（Ｂ）は従来の一例を示す図である。 １．２，３．４・・・伝送路、３０・・・分離回路、４
０・・・多重回路、３１．３２・・・フリップフロップ
、３３・・・ラッチタイミング回路、４１・・・スイッ
チ回路、４２・・・切替えタイミグ回路。 Ｊθ 手 ！ 図 某 ２１！ｒ
施例の動作を説明する図、第３図、第４図（Ａ）及び第
４図（Ｂ）は従来の一例を示す図である。 １．２，３．４・・・伝送路、３０・・・分離回路、４
０・・・多重回路、３１．３２・・・フリップフロップ
、３３・・・ラッチタイミング回路、４１・・・スイッ
チ回路、４２・・・切替えタイミグ回路。 Ｊθ 手 ！ 図 某 ２１！ｒ
Claims (1)
- 伝送速度の速い単数の伝送路からのディジタルデータを
伝送速度の遅い複数の伝送路に１ビット単位に分離する
分離手段と、伝送速度の遅い前記複数の伝送路からのデ
ィジタルデータを伝送速度の速い単数の伝送路に１ビッ
ト単位に多重する多重手段とを備えることを特徴とする
ディジタルデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30354787A JPH01144752A (ja) | 1987-11-30 | 1987-11-30 | ディジタルデータ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30354787A JPH01144752A (ja) | 1987-11-30 | 1987-11-30 | ディジタルデータ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01144752A true JPH01144752A (ja) | 1989-06-07 |
Family
ID=17922315
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30354787A Pending JPH01144752A (ja) | 1987-11-30 | 1987-11-30 | ディジタルデータ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01144752A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000030314A1 (fr) * | 1998-11-16 | 2000-05-25 | Sega Enterprises, Ltd. | Procede de transmission de donnees et systeme de jeu fonctionnant selon ledit procede |
| US6213879B1 (en) | 1997-05-14 | 2001-04-10 | Sega Enterprises, Ltd. | Data transmission system and game system with game peripherals using same |
-
1987
- 1987-11-30 JP JP30354787A patent/JPH01144752A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6213879B1 (en) | 1997-05-14 | 2001-04-10 | Sega Enterprises, Ltd. | Data transmission system and game system with game peripherals using same |
| US6324603B1 (en) | 1997-05-16 | 2001-11-27 | Kabushiki Kaisha Sega Enterprises | Data transmission system and game system using the same |
| US6338105B1 (en) | 1997-05-16 | 2002-01-08 | Kabushiki Kaisha Enterprises | Data transmission method and game system constructed by using the method |
| WO2000030314A1 (fr) * | 1998-11-16 | 2000-05-25 | Sega Enterprises, Ltd. | Procede de transmission de donnees et systeme de jeu fonctionnant selon ledit procede |
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