JP3036856B2 - 回線アダプタ装置 - Google Patents
回線アダプタ装置Info
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- JP3036856B2 JP3036856B2 JP3000801A JP80191A JP3036856B2 JP 3036856 B2 JP3036856 B2 JP 3036856B2 JP 3000801 A JP3000801 A JP 3000801A JP 80191 A JP80191 A JP 80191A JP 3036856 B2 JP3036856 B2 JP 3036856B2
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Description
【０００１】
【産業上の利用分野】本発明はシリアル入出力装置と通
信回線の間で多重化されたシリアルデータの送受信を制
御する回線アダプタ装置に関する。
信回線の間で多重化されたシリアルデータの送受信を制
御する回線アダプタ装置に関する。
【０００２】
【従来の技術】従来の回線アダプタ装置における送信シ
リアルデータの多重化及び、受信シリアルデータの分離
は、送信側に送信シリアルデータ多重化制御装置を、受
信側に受信シリアルデータ分離制御装置を設け、各チャ
ネルのシリアル入出力装置に対し、送信側フレームイネ
ーブル信号と、受信側フレームイネーブル信号などの制
御信号を別々に作成し、送信側と受信側で別々に制御を
行っていた。
リアルデータの多重化及び、受信シリアルデータの分離
は、送信側に送信シリアルデータ多重化制御装置を、受
信側に受信シリアルデータ分離制御装置を設け、各チャ
ネルのシリアル入出力装置に対し、送信側フレームイネ
ーブル信号と、受信側フレームイネーブル信号などの制
御信号を別々に作成し、送信側と受信側で別々に制御を
行っていた。
【０００３】
【発明が解決しようとする課題】上述した従来の回線ア
ダプタ装置における送信シリアルデータの多重化及び、
受信シリアルデータの分離は、送信側と受信側で別々に
制御を行っていた為、ハードウェア量が多くなり、又、
各チャネルのシリアル入出力装置に対するインタフェー
ス信号線が送信側と受信側で別々に存在するため信号線
の本数が多くなる。さらに近年、回線が高速になるにつ
れ、伝送フレーム中の１フレーム内に収容可能なチャネ
ル数が増加する傾向にあるが、チャネル数が多いほど送
信側フレームイネーブル信号や、受信側フレームイネー
ブル信号のビット本数が多くなり、インタフェース信号
線が複雑化する。
ダプタ装置における送信シリアルデータの多重化及び、
受信シリアルデータの分離は、送信側と受信側で別々に
制御を行っていた為、ハードウェア量が多くなり、又、
各チャネルのシリアル入出力装置に対するインタフェー
ス信号線が送信側と受信側で別々に存在するため信号線
の本数が多くなる。さらに近年、回線が高速になるにつ
れ、伝送フレーム中の１フレーム内に収容可能なチャネ
ル数が増加する傾向にあるが、チャネル数が多いほど送
信側フレームイネーブル信号や、受信側フレームイネー
ブル信号のビット本数が多くなり、インタフェース信号
線が複雑化する。
【０００４】本発明の目的は、以上の欠点を解決し、送
信シリアルデータ多重化制御装置と、受信シリアルデー
タ分離制御装置とを送受信シリアルデータ多重分離制御
装置として共有することにより、ハードウェア量の削減
と、インタフェースの簡略化を行うことにある。
信シリアルデータ多重化制御装置と、受信シリアルデー
タ分離制御装置とを送受信シリアルデータ多重分離制御
装置として共有することにより、ハードウェア量の削減
と、インタフェースの簡略化を行うことにある。
【０００５】
【課題を解決するための手段】第１の発明は、複数の予
じめチャネルが割り当てられたシリアル入出力装置と通
信回線の間で多重化されたシリアルデータの送受信を制
御する回線アダプタ装置において、前記通信回線からラ
インドライバ／レシーバを介して受信シリアルデータを
受信し前記受信シリアルデータをチャネル単位に分離し
前記チャネル単位のデータを前記チャネルに対応する前
記シリアル入出力装置に順番に取り込ませる送受信フレ
ームイネーブル信号を出力するとともに予じめ具備した
記憶装置から出力される第二の送信シリアルデータを受
けて前記受信シリアルデータと同期させて前記ラインド
ライバ／レシーバを介して前記通信回線に出力する送受
信シリアルデータ多重分離制御装置と、前記送受信フレ
ームイネーブル信号により示された前記各チャネルのシ
リアル入出力装置から出力される第一の送信シリアルデ
ータにおける各チャネルデータを前記受信シリアルデー
タより取り出された受信クロック，受信フレーム同期信
号に同期して前記記憶装置に予じめ決められたアドレス
から順番に書き込み、前記記憶装置から前記受信クロッ
ク，受信フレーム同期信号に同期して前記書き込まれた
第一の送信シリアルデータの各チャネルデータを予じめ
決められた時間だけ遅らせた形で順番に読み出し前記第
二の送信シリアルデータとして出力する書き込み読み出
し制御部とから構成される。
じめチャネルが割り当てられたシリアル入出力装置と通
信回線の間で多重化されたシリアルデータの送受信を制
御する回線アダプタ装置において、前記通信回線からラ
インドライバ／レシーバを介して受信シリアルデータを
受信し前記受信シリアルデータをチャネル単位に分離し
前記チャネル単位のデータを前記チャネルに対応する前
記シリアル入出力装置に順番に取り込ませる送受信フレ
ームイネーブル信号を出力するとともに予じめ具備した
記憶装置から出力される第二の送信シリアルデータを受
けて前記受信シリアルデータと同期させて前記ラインド
ライバ／レシーバを介して前記通信回線に出力する送受
信シリアルデータ多重分離制御装置と、前記送受信フレ
ームイネーブル信号により示された前記各チャネルのシ
リアル入出力装置から出力される第一の送信シリアルデ
ータにおける各チャネルデータを前記受信シリアルデー
タより取り出された受信クロック，受信フレーム同期信
号に同期して前記記憶装置に予じめ決められたアドレス
から順番に書き込み、前記記憶装置から前記受信クロッ
ク，受信フレーム同期信号に同期して前記書き込まれた
第一の送信シリアルデータの各チャネルデータを予じめ
決められた時間だけ遅らせた形で順番に読み出し前記第
二の送信シリアルデータとして出力する書き込み読み出
し制御部とから構成される。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例を示すブロック図
である。
である。
【０００８】本実施例の回線アダプタ装置は、図１に示
すように、各チャネルのシリアル入出力装置１〜５、送
信シリアルデータ６、受信シリアルデータ７、送受信フ
レームイネーブル信号８、記憶装置９、送受信シリアル
データ多重分離制御装置１０、送受信シリアルデータの
電気的特性のレベル変換を行うラインドライバ／レシー
バ１１、通信回線受信データより抽出した受信クロック
１２、受信フレーム同期信号１３、書き込み読み出し制
御部１４から構成される。
すように、各チャネルのシリアル入出力装置１〜５、送
信シリアルデータ６、受信シリアルデータ７、送受信フ
レームイネーブル信号８、記憶装置９、送受信シリアル
データ多重分離制御装置１０、送受信シリアルデータの
電気的特性のレベル変換を行うラインドライバ／レシー
バ１１、通信回線受信データより抽出した受信クロック
１２、受信フレーム同期信号１３、書き込み読み出し制
御部１４から構成される。
【０００９】図２は複数チャネルの送受信シリアルデー
タが多重されている通信回線上の伝送フレーム構成を示
す。伝送フレームは、１チャネル８ビットで構成される
２４のチャネルと、１ビット（Ｆビット）により構成さ
れる。
タが多重されている通信回線上の伝送フレーム構成を示
す。伝送フレームは、１チャネル８ビットで構成される
２４のチャネルと、１ビット（Ｆビット）により構成さ
れる。
【００１０】図３は伝送フレーム構成内における送信シ
リアルデータ６内のビット位置と、記憶装置９の出力デ
ータ３−１と、受信シリアルデータ７内のビット位置と
の対応を示す。送信シリアルデータ６と受信シリアルデ
ータ７は、通信回線受信データより抽出した受信クロッ
ク１２に同期しており、クロック１周期に対して１ビッ
トのデータを有する。
リアルデータ６内のビット位置と、記憶装置９の出力デ
ータ３−１と、受信シリアルデータ７内のビット位置と
の対応を示す。送信シリアルデータ６と受信シリアルデ
ータ７は、通信回線受信データより抽出した受信クロッ
ク１２に同期しており、クロック１周期に対して１ビッ
トのデータを有する。
【００１１】受信シリアルデータ７は通信回線及びライ
ンドライバ／レシーバ１１を経て、送受信シリアルデー
タ多重分離制御装置１０にてチャネル毎に分離され、送
受信シリアルデータ多重分離制御装置１０で受信シリア
ルデータ７を基に作られる送受信フレームイネーブル信
号８により各チャネルのシリアル入出力装置１〜５へ入
力される。
ンドライバ／レシーバ１１を経て、送受信シリアルデー
タ多重分離制御装置１０にてチャネル毎に分離され、送
受信シリアルデータ多重分離制御装置１０で受信シリア
ルデータ７を基に作られる送受信フレームイネーブル信
号８により各チャネルのシリアル入出力装置１〜５へ入
力される。
【００１２】又、送信シリアルデータ６は、送受信フレ
ームイネーブル信号８により示された各チャネルのシリ
アル入出力装置１〜５により出力され記憶装置９へ書き
込まれる。
ームイネーブル信号８により示された各チャネルのシリ
アル入出力装置１〜５により出力され記憶装置９へ書き
込まれる。
【００１３】記憶装置９への送信データの書き込みは、
書き込み読み出し制御部１４により受信クロック１２、
受信フレーム同期信号１３に同期して行われ、予じめ決
められたアドレスから送信シリアルデータ６のチャネル
１からチャネル２４まで順番に書き込まれ予じめ決めら
れた数のフレームを書き込むと元のアドレスに戻るよう
に制御される。
書き込み読み出し制御部１４により受信クロック１２、
受信フレーム同期信号１３に同期して行われ、予じめ決
められたアドレスから送信シリアルデータ６のチャネル
１からチャネル２４まで順番に書き込まれ予じめ決めら
れた数のフレームを書き込むと元のアドレスに戻るよう
に制御される。
【００１４】記憶装置９からの受信データの読み出し
は、同様に書き込み読み出し制御部１４により受信クロ
ック１２、受信フレーム同期信号１３に同期して行わ
れ、書き込まれたチャネルデータを出力データ３−１に
示す如く書き込みデータとは予じめ決められた時間だけ
遅らせた形で行われる。
は、同様に書き込み読み出し制御部１４により受信クロ
ック１２、受信フレーム同期信号１３に同期して行わ
れ、書き込まれたチャネルデータを出力データ３−１に
示す如く書き込みデータとは予じめ決められた時間だけ
遅らせた形で行われる。
【００１５】この記憶装置９における書き込み読み出し
制御は、送信シリアルデータ６のシリアル入出力装置１
〜５からの出力が受信クロック１２、受信フレーム同期
信号１３に同期して行われるため、送受信シリアルデー
タ多重分離制御装置１０において送信データが受信デー
タよりもディレイすることにより同期処理が行えず、そ
のため送信シリアルデータ６を１フレーム遅らせ受信シ
リアルデータ７と同期を取らせるために行われる。
制御は、送信シリアルデータ６のシリアル入出力装置１
〜５からの出力が受信クロック１２、受信フレーム同期
信号１３に同期して行われるため、送受信シリアルデー
タ多重分離制御装置１０において送信データが受信デー
タよりもディレイすることにより同期処理が行えず、そ
のため送信シリアルデータ６を１フレーム遅らせ受信シ
リアルデータ７と同期を取らせるために行われる。
【００１６】以上の動作により、送信シリアルデータ６
と受信シリアルデータ７との同期が取れるため、送受信
フレームイネーブル信号８と送受信シリアルデータ多重
分離制御装置１０は送信側と受信側とで共用することが
出来、又、シリアル入出力装置１〜５と送受信シリアル
データ多重分離制御装置１０間のインタフェースを減ら
すことが出来る。
と受信シリアルデータ７との同期が取れるため、送受信
フレームイネーブル信号８と送受信シリアルデータ多重
分離制御装置１０は送信側と受信側とで共用することが
出来、又、シリアル入出力装置１〜５と送受信シリアル
データ多重分離制御装置１０間のインタフェースを減ら
すことが出来る。
【００１７】
【発明の効果】以上説明したように、本発明の回線アダ
プタ装置は、送信シリアルデータと受信シリアルデータ
との同期を取り、送受信フレームイネーブル信号と送受
信シリアルデータ多重分離制御装置を送信側と受信側と
で共用することが出来るようにしたことにより、ハード
ウェア量を削減し、又シリアル入出力装置に対するイン
タフェース線を減らすことが出来る効果を有している。
プタ装置は、送信シリアルデータと受信シリアルデータ
との同期を取り、送受信フレームイネーブル信号と送受
信シリアルデータ多重分離制御装置を送信側と受信側と
で共用することが出来るようにしたことにより、ハード
ウェア量を削減し、又シリアル入出力装置に対するイン
タフェース線を減らすことが出来る効果を有している。
【図１】本発明の回線アダプタ装置の一実施例を示すブ
ロック図である。
ロック図である。
【図２】本実施例の通信回線上の伝送フレーム構成を示
す図である。
す図である。
【図３】本実施例の動作説明図である。
１ シリアル入出力装置 ２ シリアル入出力装置 ３ シリアル入出力装置 ３−１ 記憶装置９の出力データ ４ シリアル入出力装置 ５ シリアル入出力装置 ６ 送信シリアルデータ ７ 受信シリアルデータ ８ 送受信フレームイネーブル信号 ９ 記憶装置 １０ 送受信シリアルデータ多重分離制御装置 １１ ラインドライバ／レシーバ １２ 受信クロック １３ 受信フレーム同期信号 １４ 書き込み読み出し制御部
フロントページの続き (56)参考文献 特開 平１−188047（ＪＰ，Ａ) 特開 平２−51310（ＪＰ，Ａ) 特開 平３−262225（ＪＰ，Ａ) 特開 平４−160964（ＪＰ，Ａ) 特開 昭59−140743（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 - 3/26 H04L 29/00
Claims (1)
- 【請求項１】 複数の予じめチャネルが割り当てられた
シリアル入出力装置と通信回線の間で多重化されたシリ
アルデータの送受信を制御する回線アダプタ装置におい
て、前記通信回線からラインドライバ／レシーバを介し
て受信シリアルデータを受信し前記受信シリアルデータ
をチャネル単位に分離し前記チャネル単位のデータを前
記チャネルに対応する前記シリアル入出力装置に順番に
取り込ませる送受信フレームイネーブル信号を出力する
とともに予じめ具備した記憶装置から出力される第二の
送信シリアルデータを受けて前記受信シリアルデータと
同期させて前記ラインドライバ／レシーバを介して前記
通信回線に出力する送受信シリアルデータ多重分離制御
装置と、前記送受信フレームイネーブル信号により示さ
れた前記各チャネルのシリアル入出力装置から出力され
る第一の送信シリアルデータにおける各チャネルデータ
を前記受信シリアルデータより取り出された受信クロッ
ク，受信フレーム同期信号に同期して前記記憶装置に予
じめ決められたアドレスから順番に書き込み、前記記憶
装置から前記受信クロック，受信フレーム同期信号に同
期して前記書き込まれた第一の送信シリアルデータの各
チャネルデータを予じめ決められた時間だけ遅らせた形
で順番に読み出し前記第二の送信シリアルデータとして
出力する書き込み読み出し制御部とから構成されること
を特徴とする回線アダプタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000801A JP3036856B2 (ja) | 1991-01-09 | 1991-01-09 | 回線アダプタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3000801A JP3036856B2 (ja) | 1991-01-09 | 1991-01-09 | 回線アダプタ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH057190A JPH057190A (ja) | 1993-01-14 |
| JP3036856B2 true JP3036856B2 (ja) | 2000-04-24 |
Family
ID=11483790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3000801A Expired - Fee Related JP3036856B2 (ja) | 1991-01-09 | 1991-01-09 | 回線アダプタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3036856B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4714005B2 (ja) * | 2005-11-15 | 2011-06-29 | 株式会社東芝 | ディジタル形保護継電器 |
-
1991
- 1991-01-09 JP JP3000801A patent/JP3036856B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH057190A (ja) | 1993-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000201 |
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