JP2001156736A - ビットスチール伝送方式 - Google Patents

Abstract

(57)【要約】 【課題】ビットスチール伝送方式を用いた伝送装置の小
型化をするため、各チャネル盤にてビットスチール挿脱
処理を行なうようにし、インタフェース盤においてフレ
ーム位相差除去処理の際のスリップを反映させたビット
スチールタイミングを生成してチャネル盤に供給する。 【解決手段】ビットスチール挿脱回路を有した複数のチ
ャネル盤と、フレーム位相差除去回路とタイミング回路
を有したインタフェース盤とを備えた伝送装置におい
て、前記タイミング回路によりフレーム位相差除去の際
の位相制御を反映したタイミング信号を生成して、前記
各チャネル盤に供給するように構成し、前記各チャネル
盤は局内基準クロックに同期して送受信の内部処理と共
にビットスチール挿脱処理を個別に行なうよう機能する
ので、インタフェース盤の回路規模の縮小及び信号線数
の低減を図ることが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビットスチール伝
送方式に関し、特に、多重化された各チャネルに対応す
る複数のチャネル部にてビットスチールの挿入／離脱を
行なう場合において、ビットスチールがなされる時間的
位置を生成するタイミング回路を備えたビットスチール
伝送方式に関する。

【０００２】

【従来の技術】従来より、ディジタル符号化伝送装置に
おいて、ＰＣＭ（Pulse Code Modulation）方式等によ
って符号化された音声信号の最下位ビットにシグナリン
グ信号を埋め込んで伝送するビットスチール伝送方式が
採用されていた。特に、１．５Ｍｂｐｓ多重化フレーム
構造にあってはシグナリング信号用の割り当てビットが
無いためこのビットスチール方式が多用され、一般的に
は等間隔の所定フレーム毎にビットスチールによるシグ
ナリング信号の伝送が行なわれている。

【０００３】図５は従来のビットスチール伝送方式を用
いた伝送装置の構成例を示す図である。この例に示すビ
ットスチール伝送方式を用いた伝送装置は、複数のチャ
ネル（ＣＨ）盤１ａ〜１ｎとインタフェース（ＩＦ）盤
２とが、送信データ（ＳＤ）、送信シグナリング信号
（ＳＩＧ ＳＤ）、受信データ（ＲＤ）、受信シグナリ
ング信号（ＳＩＧ ＲＤ）の信号線によりそれぞれ接続
され、前記インタフェース盤２は、各チャネル盤１ａ〜
１ｎからの信号を多重して伝送路３に送出し、逆に、伝
送路３からの多重化信号を分離して各チャネル盤１ａ〜
１ｎに供給している。前記チャネル盤１ａ〜１ｎは、そ
れぞれ音声１回線に対応するものであり、電話機や交換
機等に接続され、これらからのアナログ音声信号をＰＣ
Ｍ符号化方式などによりディジタル音声信号に変換して
インタフェース盤２に渡し、逆に、インタフェース盤２
からのディジタル音声信号をアナログ信号に変換する機
能を有している。また、電話機のフック情報などのシグ
ナリング信号を、音声信号と並行してインタフェース盤
２との間で授受している。

【０００４】前記インタフェース盤２は、フレーム位相
差除去回路４と、ビットスチール挿脱回路５と、図示を
省略した多重分離回路とを有している。前記フレーム位
相差除去回路４は、例えばエラススティックストアであ
り、主に伝送路からの受信信号フレームと局内基準クロ
ックに基づく装置内フレームとの間のフレーム位相差及
びビット位相差を吸収して、チャネル分離処理等を局内
基準クロックに同期して処理できるようにするものであ
る。また、ビットスチール挿脱回路５は、複数のチャネ
ル盤１ａ〜１ｎからの音声信号である送信データを多重
する際に、各チャネル盤の送信シグナリング信号を所定
のフレーム間隔位置で前記送信データに挿入する。ま
た、逆に伝送路３からの多重化受信信号を分離する際
に、受信データの所定のフレーム間隔位置から受信シグ
ナリング信号を分離するものである。

【０００５】上述したビットスチール伝送方式について
図を用いて説明する。図６は、１．５４４Ｍｂ／ｓビッ
トレートにおいて６フレーム毎にビットスチールした場
合の伝送路フレーム構成例を示す。なお、ここでは１２
マルチフレームを例に説明する。まず、（ｂ）が１．５
４４Ｍｂ／ｓの基本フレームであり、１ビットのフレー
ムビット（Ｆビット）と２４ｃｈ分のデータからなる。
この各ｃｈは、（ａ）に示されるように８ビットで構成
されており、したがって、基本フレームは１２５μｓの
時間で１９３ビットが伝送されるものである。次に、こ
の基本フレームが複数個集合してマルチフレームを構成
する。（ｃ）は、１２のフレームにより１つのマルチフ
レームを構成している様子を示す。前記（ｃ）において
Ｆビットの位置（Ｆビット列）を示したものが（ｄ）で
ある。このＦビット列には、フレーム同期パルスとマル
チフレームパルスと警報パルスが割当てられており、夫
々を（ｅ）、（ｆ）、（ｇ）に示す。前記フレーム同期
パルスは、マルチフレーム内の奇数フレームのＦビット
に予め定められた符号コード“１０１０１０”が用いら
れ、前記マルチフレームパルスは、マルチフレーム内の
２、４、６、８、１０フレームのＦビットに予め定めら
れた符号コード“００１１１”が用いられている。ま
た、前記警報パルスはマルチフレーム内の１２フレーム
のＦビットに、送信側伝送装置の状態、即ち、正常時に
は“０”が、異常時には“１”が埋め込まれる。

【０００６】そして、（ｈ）はビットスチールがなされ
るフレーム位置を示しており、ここでは、マルチフレー
ム内の１、７フレームの各ｃｈデータにビットスチール
してシグナリング信号が挿入されている。ビットスチー
ルされたｃｈデータは、（ｉ）に示されるように最下位
ビットに埋め込まれるため、音声品質の劣化への影響は
少ない。

【０００７】以上のようなビットスチールの処理を、図
５に示すＩＦ盤にて行なっていたのである。

【０００８】

【発明が解決しようとする課題】しかしながら、伝送装
置にあっては、近年、小型化への要求が強まっており、
機能や性能は従来と同等で大きさだけ凝縮し、装置の占
有面積の縮小を図ると共に軽量化による可搬性向上、更
には設置工事の簡易化を図りたいとするのものである。
このような小型化要求への対応として、半導体デバイス
等の部品技術レベルにおける集積度向上のみならず、装
置に何らかの構造的工夫を施して小型化の要求を満たさ
なければならないことが多い。このようなことから、上
述のビットスチール伝送方式を用いた伝送装置の小型化
を検討するに当たり、インタフェース盤２におけるビッ
トスチール挿脱回路の規模と、各チャネル盤１ａ〜１ｎ
（伝送路ビットレートが１．５４４Ｍｂ／ｓの場合は２
４枚）とインタフェース盤２との間の信号線数の低減に
着目した。つまり、従来の装置構成では、インタフェー
ス盤２内で全チャネルを範囲としてビットスチール処理
を行なうと共に、各チャネルが個別にビットスチールを
行なうか否かのＯＮ／ＯＦＦ設定機能を備えている必要
があるため、インタフェース盤２には高速且つ処理容量
の大きな回路が必要であると同時に、インタフェース盤
２に対する設定制御が多く煩雑であった。そこで、各チ
ャネル盤１ａ〜１ｎにおいて自己チャネルのビットスチ
ール挿脱処理を行なわせるようにすれば、インタフェー
ス盤２の回路規模を小さくできると共に、各チャネル盤
１ａ〜１ｎとインタフェース盤２との間の信号線数の低
減できる。この場合、各チャネル盤はビットスチール挿
脱処理回路が付加されるものの、自己チャネル分につい
てのみ処理すれば良く、これは低速処理で済むと共に、
チャネル盤は数量多数のために量産効果によってコスト
的な影響は少なくて済む。ところが、このような構成を
実現するためには、チャネル盤において正確な時間的ビ
ットスチール位置を知らなければならず、このためイン
タフェース盤には、このビットスチールタイミングを生
成して各チャネル盤に供給する必要がある。このビット
スチールタイミングを生成するために、インタフェース
盤内にて行われるフレーム位相差除去処理の際のスリッ
プ（フレーム位相シフト量）を反映したタイミング回路
が必要となる。

【０００９】本発明は、ビットスチール伝送方式を用い
た伝送装置の小型化をするためになされたものであり、
各チャネル盤にてビットスチール挿脱処理を行なうよう
にし、インタフェース盤においてフレーム位相差除去処
理の際のスリップを反映させたビットスチールタイミン
グを生成するタイミング回路を有した伝送装置を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に本発明に係わるビットスチール伝送方式請求項１の発
明は、各チャネルに対応する複数のチャネルユニット
と、前記チャネルユニットと多重化伝送路の間で多重／
分離処理を行なうインタフェースユニットとを備え、多
重化伝送されるディジタル符号化音声信号の所定フレー
ム毎にシグナリング情報を各チャネルの主信号にビット
スチールする伝送装置において、前記インタフェースユ
ニットは多重化された信号からビットスチール位置のタ
イミング信号を生成するタイミング回路とフレーム位相
差除去回路を有し、前記チャネルユニットはビットスチ
ール挿脱回路を有し、前記インタフェースユニットから
のタイミング信号に基づいて前記各チャネルユニットに
てシグナリング情報の挿入／離脱を行なうことを特徴と
する。また、本発明に係わるビットスチール伝送方式請
求項２の発明は、前記請求項１記載のビットスチール伝
送方式において、受信側伝送装置のインタフェースユニ
ットは、受信信号からクロックを抽出し受信クロック信
号を生成するクロック抽出部と、受信信号のフレームを
補足し受信フレームパルス信号を生成するフレーム同期
部と、受信信号のマルチフレームを補足し受信シグナリ
ングフレームパルス信号を生成するマルチフレーム同期
部と、受信信号を一時的に記憶しておく時間を変更可能
な遅延挿脱部と、前記遅延挿脱部の出力を前記受信クロ
ック信号に同期した書き込み信号（Write Reset）に基
づいて書き込むと共に装置内クロック信号に同期した読
み出し信号（Read Reset）に基づいて読み出すエラステ
ィックストアメモリと、前記書き込み信号と読み出し信
号の位相差を監視しこの位相差に基づいて前記遅延挿脱
部を制御するＷＲ／ＲＲ監視部と、前記遅延挿脱部の出
力からフレームビット情報を抽出しフレームビット信号
を生成するＦビット分離部と、前記受信クロック信号と
前記受信フレームパルス信号と前記受信シグナリングフ
レームパルス信号と前記フレームビット信号と前記読み
出し信号からビットスチールの位置を示すタイミング信
号を生成するタイミング回路と、を備えたことを特徴と
する。また、本発明に係わるビットスチール伝送方式請
求項３の発明は、前記請求項２記載のビットスチール伝
送方式において、前記タイミング回路は、前記受信フレ
ームパルス信号と前記受信クロック信号を入力とする第
１のシーケンス回路と、前記受信シグナリングフレーム
パルス信号と前記第１のシーケンス回路出力を入力とす
る第２のシーケンス回路と、前記受信クロック信号をカ
ウントするカウンタ回路と、前記フレームビット信号或
いは前記カウンタ回路出力の何れかに基づいて前記カウ
ンタ回路のカウント制御パルス信号を生成するエッジパ
ルス生成回路と、前記第２のシーケンス回路出力と前記
カウンタ回路出力を入力とする第３のシーケンス回路
と、前記第３のシーケンス回路出力と前記読み出し信号
を入力とする第４のシーケンス回路と、を備えたことを
特徴とする。

【００１１】

【発明の実施の形態】以下、図示した実施の形態例に基
づいて本発明を詳細に説明する。図１は本発明に係わる
ビットスチール伝送方式の実施の形態例を示す機能ブロ
ック図である。

【００１２】この例に示すビットスチール伝送方式は、
複数のチャネル（ＣＨ）盤６ａ〜６ｎとインタフェース
（ＩＦ）盤８とが送信データ（ＳＤ）、受信データ（Ｒ
Ｄ）、及び、ビットスチール位置を示すタイミング信号
の信号線によりそれぞれ接続され、前記インタフェース
盤８は、各チャネル盤６ａ〜６ｎからの信号を多重して
伝送路３に送出し、逆に、伝送路３からの多重化信号を
分離して各チャネル盤６ａ〜６ｎに供給している。

【００１３】前記チャネル盤６ａ〜６ｎは、従来のチャ
ネル盤と同様の機能を有すると共に、ビットスチール挿
脱回路７を備え、それぞれ各チャネル盤６ａ〜６ｎにお
いて自己チャネルのビットスチールの処理を行なう。

【００１４】また、前記インタフェース盤８は、フレー
ム位相差除去回路９と、タイミング回路１０と、図示を
省略した多重分離回路とを有している。前記フレーム位
相差除去回路９は、従来のものと同様に機能し、前記タ
イミング回路１０は、前記フレーム位相差除去回路９の
スリップを反映させた正確なビットスチール位置を示す
タイミング信号を生成するものである。

【００１５】この図に示すビットスチール伝送方式は以
下のように機能する。即ち、各チャネル盤６ａ〜６ｎ
は、接続された電話機や交換機などからのアナログ信号
をディジタル符号化信号に変換して前記インタフェース
盤８に送信データ（ＳＤ）として出力する。このとき送
信データのビットレートは６４ｋｂｐｓとなっており、
これは網同期により同期の図られた局内基準クロックに
基づく装置内フレームに一致して動作がなされている。

【００１６】前記インタフェース盤８は、前記各チャネ
ル盤６ａ〜６ｎからの送信データを収集して伝送路フレ
ームに多重化し、伝送路３に送出する。なお、ここでは
インタフェース盤８内において送信データがフレーム位
相差除去回路９を通過しているが、何ら位相差制御され
ることなく伝送路３に送出される。つまり、送信時にあ
っては局内基準クロックに基づく装置内フレームのタイ
ミングのまま送出すればよい。

【００１７】一方、伝送路３から多重化信号を受信する
際には、受信信号フレームと装置内フレームにフレーム
位相差がある。これは相手局も網同期が図られてはいる
が、伝送遅延等によりフレーム位相が異なるのである。
このため、フレーム位相差除去回路９により受信信号を
装置内フレームに同期させた後、チャネル分離して各各
チャネル盤６ａ〜６ｎへ受信データ（ＲＤ）として供給
する。

【００１８】またこのとき、インタフェース盤８では、
受信信号からマルチフレーム同期を補足しており、これ
によりマルチフレーム内の所定フレームに予め定められ
たビットスチール位置を知ることができる。そして、タ
イミング回路１０により、このビットスチール位置情報
にフレーム位相差除去回路９にてスリップさせた位相シ
フト量を反映し、ビットスチールのタイミング信号を生
成し、受信データと並行して各チャネル盤６ａ〜６ｎへ
供給する。

【００１９】各チャネル盤６ａ〜６ｎは、このタイミン
グ信号に基づいて、ビットスチールの挿入／離脱を行な
うのである。このようにして、各チャネル盤６ａ〜６ｎ
にてビットスチール処理が行なわれるので、従来は一つ
のチャネル盤について、送信データ（ＳＤ）、受信デー
タ（ＲＤ）と、送信シグナリング信号（ＳＩＧ Ｓ
Ｄ）、受信シグナリング信号（ＳＩＧ ＲＤ）の４つの
信号線が必要であったのに対し、本発明にあっては、送
信データ、受信データ、タイミング信号の３つの信号線
で済む。例えば、１．５４４Ｍｂ／ｓビットレートの場
合は２４ｃｈ多重であるから、従来は９６本必要であっ
た信号線が７２本で済むことになる。

【００２０】次に、前記インタフェース盤８について、
図を用いて更に詳細に説明する。図２は、本発明に係る
ビットスチール伝送方式のインタフェース盤の構成例を
示す機能ブロック図である。なお、ここでは伝送路３か
らの受信に係る機能ブロックのみ説明するものとする。

【００２１】この図に示すインタフェース盤８は、伝送
路３からの多重化受信信号からクロック成分を抽出して
受信クロック信号（Ｒ ＣＬＫ）を生成するクロック抽
出部１１と、前記受信信号のフレーム同期を補足し受信
フレームパルス信号（ＲＦＰ）を生成するフレーム同期
部１２と、前記フレーム同期部１２が補足したフレーム
情報からマルチフレーム同期を補足し受信シグナリング
フレームパルス信号（ＲＳＩＧＰ）を生成するマルチフ
レーム同期部１３と、前記受信信号を装置内フレームに
一致させるためのフレーム位相差除去回路９と、前記フ
レーム位相差除去回路９にてフレーム位相シフト（スリ
ップ）制御がなされた受信信号からフレームビットの情
報を抽出しフレームビット信号（Ｆｂｉｔ）を生成する
Ｆビット分離部１７と、前記フレーム位相差除去回路９
から出力された多重信号を各チャネルに分離し受信デー
タ（ＤＲ）を生成するＣＨ分離部１８と、前記クロック
抽出部１１からの受信クロック信号、前記フレーム同期
部１２からの受信フレームパルス信号、前記マルチフレ
ーム同期部１３からの受信シグナリングフレームパルス
信号、前記Ｆビット分離部１７からのフレームビット信
号、及び、装置内フレームに一致した読み出し信号（Ｒ
Ｒ）とを入力としビットスチールの時間的位置を示すタ
イミング信号を生成するタイミング回路とを備えてい
る。

【００２２】前記フレーム位相差除去回路９は、遅延挿
脱部１４とエラスティックストア１６とＷＲ／ＲＲ監視
部１５からなっている。前記エラスティックストア１６
は、受信クロックに基づく書き込み信号（ＷＲ）にて書
き込まれたデータを、局内基準クロックに基づく読み出
し信号（ＲＲ）にて読み出すことにより、受信信号を装
置内フレームに一致させるものである。また、前記ＷＲ
／ＲＲ監視部１５は、書き込み信号と読み出し信号の位
相差を監視し、所定の位相差を超えると書き込み信号の
タイミングをずらすと共に、前記遅延挿脱部１４に対し
制御信号を出力する。前記遅延挿脱部１４は、前記ＷＲ
／ＲＲ監視部１５からの制御信号に基づいてスリップ制
御を行なうものである。

【００２３】この図に示すインタフェース盤８は以下の
ように機能する。つまり、伝送路３からの多重化された
受信信号から受信クロックとフレーム同期とマルチフレ
ーム同期を捉える。次に、この受信信号を局内基準クロ
ックに基づく装置内フレームに乗せかえた後、各ＣＨに
分離して夫々のチャネル盤に受信データを供給する。

【００２４】このとき受信データと共に、受信データに
対応したビットスチール期間を示すタイミング信号を供
給している。これは、タイミング回路１０により生成さ
れる。以下にタイミング回路の構成例と各種信号のタイ
ミングチャート例を、図を用いて詳細に説明する。

【００２５】図３は、本発明に係るビットスチール方式
のタイミング回路の構成例を示す図であり、図４は、前
記タイミング回路におけるタイミングチャート例を示す
図である。

【００２６】この図３に示したタイミング回路１０は、
受信クロック信号（ＲＣＬＫ）、受信フレームパルス信
号（ＲＦＰ）、受信シグナリングフレームパルス信号
（ＲＳＩＧＰ）、フレームビット信号（Ｆｂｉｔ）、読
み出し信号（ＲＲ）、装置内フレーム信号（８ｋ）を入
力とし、タイミング信号（ＳＩＧＴＩＭ）を出力するも
のである。ここで、上述の各種信号について図４を参照
しつつ説明する。前記受信クロック信号は、受信した信
号から抽出したクロック成分であり、これを（ｂ）に示
す。ここでは、１．５４４ＭＨｚである。次に、前記受
信フレームパルス信号は、受信信号のフレーム毎の先頭
位置に受信クロック１周期幅で出現するパルスであり、
これを（ｅ）に示す。次に、前記受信シグナリングフレ
ームパルス信号は、受信信号のマルチフレーム構成にお
いて所定のフレーム毎の先頭位置に受信クロック１周期
幅で出現するパルスであり、これを（ｄ）に示す。ここ
では、６フレーム毎とする。

【００２７】次に、フレームビット信号は、スリップ制
御後の受信信号のマルチフレーム構成におけるフレーム
同期パルスに相当するものであって、１２マルチフレー
ム方式であれば２フレーム毎、また、２４マルチフレー
ム方式であれば４フレーム毎の周期信号となる。ここで
は、１２マルチフレーム方式とし、これを（ａ）に示
す。次に、読み出し信号は、エラスティックストアのリ
ードリセット用の信号であり、装置内フレームに同期し
たパルス信号である。これを（ｈ）に示す。ここでは、
局内クロック６．３１２ＭＨｚ１周期幅のパルスであ
る。次に、装置内フレーム信号は、網同期装置（ＤＣＳ
等）による基準クロック（６４ｋ＋８ｋＨｚ）の８ｋに
基づくものであり、これを（ｊ）に示す。

【００２８】そして、タイミング回路１０は、スリップ
成分を含んだ前記フレームビット信号（Ｆｂｉｔ）と前
記受信クロック信号（ＲＣＬＫ）を入力しフレームビッ
ト信号のエッジに対応したパルスを生成するエッジパル
ス生成回路１９と、前記エッジパルス生成回路１９の出
力をロード信号或いはリセット信号とし前記受信クロッ
ク信号を計数するカウンタ回路２０と、前記受信フレー
ムパルス信号（ＲＦＰ）と前記受信クロック信号を入力
とする第１のシーケンス回路２１と、前記第１のシーケ
ンス回路２１の出力と前記受信シグナリングフレームパ
ルス信号（ＲＳＩＧＰ）を入力とする第２のシーケンス
回路２２と、前記第２のシーケンス回路２２の出力と前
記カウンタ回路２０の出力を入力とする第３のシーケン
ス回路２３と、前記第３のシーケンス回路２３の出力と
前記読み出し信号（ＲＲ）を入力とする第４のシーケン
ス回路２４と、前記第４のシーケンス回路２４の出力と
前記装置内フレーム信号（８ｋ）を入力としビットスチ
ール位置を示すタイミング信号（ＳＩＧＴＩＭ）を出力
する第５のシーケンス回路２５とを備えている。なお、
カウンタ回路２０の出力は前記エッジパルス生成回路１
９に帰還され、これによりスリップ後の受信信号のフレ
ーム毎にパルスが生成される。

【００２９】この図に示したタイミング回路１０の動作
を説明する。まず、前記第１のシーケンス回路２１と前
記第２のシーケンス回路２２により、スリップ前のシグ
ナリングフレーム位置、即ち、スリップ前の受信信号に
おけるビットスチール位置を示す信号を生成する。こ
れを（ｆ）に示す。

【００３０】また、前記エッジパルス生成回路１９と前
記カウンタ回路２０によりスリップ後の受信信号におけ
るフレーム毎のフレームビット位置を再生し、フレーム
ビットパルス信号（ＦｂｉｔＰ）を生成する。これを
（ｃ）に示す。

【００３１】そして、第３のシーケンス回路２３によ
り、前記信号を前記信号に位相同期させ、スリップ
後の受信信号におけるビットスチール位置を示す信号
を生成する。これを（ｇ）に示す。

【００３２】次に、第４のシーケンス回路２４により、
前記信号を読み出し信号（ＲＲ）に位相同期させ、装
置内フレームに一致した後の受信信号におけるビットス
チール位置を示す信号を生成する。これを（ｉ）に示
す。

【００３３】この（ｉ）に示す信号を得られさえすれ
ば、フレーム位相差除去回路９により位相制御され装置
内フレームに一致した受信信号に対応するビットスチー
ル位置のタイミングを得られたことと等しい。即ち、第
５のシーケンス回路２５は、ＣＨ分離部１８による処理
遅延に対応すべく、前記信号を装置内フレーム（８
ｋ）に位相同期をして遅延を図るものであるが、これは
一般的に、１フレーム（１２５μｓ）を単位として、１
〜数フレーム分任意に遅延させた後、タイミング信号
（ＳＩＧＴＩＭ）として出力される。これを（ｋ）に示
す。

【００３４】このようにしてタイミング回路１０により
生成されたタイミング信号が、受信データと共に、イン
タフェース盤８から各チャネル盤６ａ〜６ｎに供給され
るのである。

【００３５】以上説明した本発明の実施の形態例におい
ては、１２マルチフレーム方式に適用した例を示した
が、本発明の実施にあってはこの例に限らず、他のマル
チフレーム方式に適用することができることは言うまで
もない。

【００３６】以上のように、本発明に係わるビットスチ
ール伝送方式は、受信した多重化信号がインタフェース
盤８においてフレーム位相差除去処理の際に位相シフト
されても、これに対応したビットスチール位置のタイミ
ング信号を生成することで、各チャネル盤６ａ〜６ｎ
は、局内基準クロックに同期してビットスチールの挿入
／離脱処理を行なうことができ、伝送装置の小型化に有
効な構成を実現することができる。

【００３７】

【発明の効果】以上のように本発明に係わるビットスチ
ール伝送方式は、ビットスチール挿脱回路を有した複数
のチャネル盤と、フレーム位相差除去回路とタイミング
回路を有したインタフェース盤とを備えた伝送装置にお
いて、前記タイミング回路によりフレーム位相差除去の
際の位相制御を反映したタイミング信号を生成して、前
記各チャネル盤に供給するように構成し、前記各チャネ
ル盤は局内基準クロックに同期してＡ／Ｄ変換或いはＤ
／Ａ変換等の送受信処理と共にビットスチール挿脱処理
を個別に行なうよう機能するので、インタフェース盤の
回路規模の縮小及び信号線数の低減を図ることが可能と
なり、伝送装置の小型化が実現できる。

【図面の簡単な説明】

【図１】本発明に係るビットスチール伝送方式を用いた
伝送装置構成例を示す機能ブロック図である。

【図２】図１におけるインタフェース盤の構成例を示す
機能ブロック図である。

【図３】図２におけるタイミング回路の構成例を示す機
能ブロック図である。

【図４】図３のタイミング回路におけるタイミングチャ
ート例を示す図である。

【図５】ビットスチール伝送方式を用いた従来の伝送装
置の構成例を示す機能ブロック図である。

【図６】ビットスチールを説明するための伝送路フレー
ム構成例を示す図である。

【符号の説明】

１ａ〜１ｎ・・・チャネル盤（ＣＨ盤） ２・・・インタフェース盤（ＩＦ盤） ３・・・伝送路 ４・・・フレーム位相差除去回路 ５・・・ビットスチール挿脱回路 ６ａ〜６ｎ・・・チャネル盤（ＣＨ盤） ７・・・ビットスチール挿脱回路 ８・・・インタフェース盤（ＩＦ盤） ９・・・フレーム位相差除去回路 １０・・・タイミング回路 １１・・・クロック抽出部 １２・・・フレーム同期部 １３・・・マルチフレーム同期部 １４・・・遅延挿脱部 １５・・・ＷＲ／ＲＲ監視部 １６・・・エラスティックストア １７・・・Ｆビット分離部 １８・・・ＣＨ分離部 １９・・・エッジパルス生成回路 ２０・・・カウンタ回路 ２１・・・第１のシーケンス回路 ２２・・・第２のシーケンス回路 ２３・・・第３のシーケンス回路 ２４・・・第４のシーケンス回路 ２５・・・第５のシーケンス回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】各チャネルに対応する複数のチャネルユニ
   ットと、前記チャネルユニットと多重化伝送路の間で多
   重／分離処理を行なうインタフェースユニットとを備
   え、多重化伝送されるディジタル符号化音声信号の所定
   フレーム毎にシグナリング情報を各チャネルの主信号に
   ビットスチールする伝送装置において、 前記インタフェースユニットは多重化された信号からビ
   ットスチール位置のタイミング信号を生成するタイミン
   グ回路とフレーム位相差除去回路を有し、 前記チャネルユニットはビットスチール挿脱回路を有
   し、 前記インタフェースユニットからのタイミング信号に基
   づいて前記各チャネルユニットにてシグナリング情報の
   挿入／離脱を行なうことを特徴とするビットスチール伝
   送方式。
2. 【請求項２】受信側伝送装置のインタフェースユニット
   は、受信信号からクロックを抽出し受信クロック信号を
   生成するクロック抽出部と、受信信号のフレームを補足
   し受信フレームパルス信号を生成するフレーム同期部
   と、受信信号のマルチフレームを補足し受信シグナリン
   グフレームパルス信号を生成するマルチフレーム同期部
   と、受信信号を一時的に記憶しておく時間を変更可能な
   遅延挿脱部と、前記遅延挿脱部の出力を前記受信クロッ
   ク信号に同期した書き込み信号（Write Reset）に基づ
   いて書き込むと共に装置内クロック信号に同期した読み
   出し信号（Read Reset）に基づいて読み出すエラスティ
   ックストアメモリと、前記書き込み信号と読み出し信号
   の位相差を監視しこの位相差に基づいて前記遅延挿脱部
   を制御するＷＲ／ＲＲ監視部と、前記遅延挿脱部の出力
   からフレームビット情報を抽出しフレームビット信号を
   生成するＦビット分離部と、前記受信クロック信号と前
   記受信フレームパルス信号と前記受信シグナリングフレ
   ームパルス信号と前記フレームビット信号と前記読み出
   し信号からビットスチールの位置を示すタイミング信号
   を生成するタイミング回路と、を備えたことを特徴とす
   る請求項１記載のビットスチール伝送方式。
3. 【請求項３】前記タイミング回路は、前記受信フレーム
   パルス信号と前記受信クロック信号を入力とする第１の
   シーケンス回路と、 前記受信シグナリングフレームパルス信号と前記第１の
   シーケンス回路出力を入力とする第２のシーケンス回路
   と、 前記受信クロック信号をカウントするカウンタ回路と、 前記フレームビット信号或いは前記カウンタ回路出力の
   何れかに基づいて前記カウンタ回路のカウント制御パル
   ス信号を生成するエッジパルス生成回路と、 前記第２のシーケンス回路出力と前記カウンタ回路出力
   を入力とする第３のシーケンス回路と、 前記第３のシーケンス回路出力と前記読み出し信号を入
   力とする第４のシーケンス回路と、を備えたことを特徴
   とする請求項２記載のビットスチール伝送方式。