JP2956795B2 - ディジタル加入者線伝送端局装置のクロック同期方法 - Google Patents
ディジタル加入者線伝送端局装置のクロック同期方法Info
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- JP2956795B2 JP2956795B2 JP3136395A JP13639591A JP2956795B2 JP 2956795 B2 JP2956795 B2 JP 2956795B2 JP 3136395 A JP3136395 A JP 3136395A JP 13639591 A JP13639591 A JP 13639591A JP 2956795 B2 JP2956795 B2 JP 2956795B2
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- clock
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- digital subscriber
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- Synchronisation In Digital Transmission Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、複数の２線時分割ディ
ジタル加入者線伝送回線（以下、ピンポン伝送回線とい
う）を終端し、該ピンポン伝送回線の送受信信号を時分
割多重化した多重化インタフェース（以下、Ｖインタフ
ェースという）を交換装置に提供し、前記ピンポン伝送
回線相互間の送受信信号のバースト位相同期をとるよう
に構成したディジタル加入者線伝送端局装置のクロック
同期方法に関する。
ジタル加入者線伝送回線（以下、ピンポン伝送回線とい
う）を終端し、該ピンポン伝送回線の送受信信号を時分
割多重化した多重化インタフェース（以下、Ｖインタフ
ェースという）を交換装置に提供し、前記ピンポン伝送
回線相互間の送受信信号のバースト位相同期をとるよう
に構成したディジタル加入者線伝送端局装置のクロック
同期方法に関する。
【０００２】
【従来の技術】図３は、本発明が適用されるＩＳＤＮ基
本インタフェースをピンポン伝送方式で提供する通信シ
ステムの構成図を示す。本構成図は簡単な構成を示して
いるが、宅内側Ａ及び局側Ｂには複数の各ユニットを有
する。図において、１及び２はディジタル加入者線伝送
端局装置ＩＳＬＴ１及びＩＳＬＴ２（Ｉ-interfaceＳub
scriber Ｌine Ｔermination）、３は交換装置ＥＴ（Ｅ
xchange Ｔermination）、４は主クロック供給装置ＤＣ
Ｓ（Ｄigital Ｃlock Ｓupply）、５はディジタル回線
局内終端回路ＩＯＣＵ（Ｉ-interface Ｏffice Ｃhanne
l Ｕnit）、 ６はディジタル回線宅内接続装置ＩＤＳＵ（Ｉ-interfa
ce Ｄigital ＳerviceＵnit）、７はＩＳＤＮ基本ユー
ザ・網インタフェース（以下、Ｔ点という）、 ８は２線メタリック加入者線（以下、２線加入者線と略
称する）、９は多重化インタフェース（以下、Ｖインタ
フェースという）、１０は多重分離回路ＭＵＸ（Ｍulti
plex）、１１はクロック生成回路、１２は上記ＩＯＣＵ
５とＭＵＸ１０間の送受信信号、１３は上記ＤＯＳ４か
ら上記ＥＴ３及びクロック生成回路１１へ提供される供
給クロック、１４は上記クロック生成回路１１から上記
ＩＯＣＵ５へ提供されるバースト同期クロックである。
本インタフェースをピンポン伝送方式で提供する通信シ
ステムの構成図を示す。本構成図は簡単な構成を示して
いるが、宅内側Ａ及び局側Ｂには複数の各ユニットを有
する。図において、１及び２はディジタル加入者線伝送
端局装置ＩＳＬＴ１及びＩＳＬＴ２（Ｉ-interfaceＳub
scriber Ｌine Ｔermination）、３は交換装置ＥＴ（Ｅ
xchange Ｔermination）、４は主クロック供給装置ＤＣ
Ｓ（Ｄigital Ｃlock Ｓupply）、５はディジタル回線
局内終端回路ＩＯＣＵ（Ｉ-interface Ｏffice Ｃhanne
l Ｕnit）、 ６はディジタル回線宅内接続装置ＩＤＳＵ（Ｉ-interfa
ce Ｄigital ＳerviceＵnit）、７はＩＳＤＮ基本ユー
ザ・網インタフェース（以下、Ｔ点という）、 ８は２線メタリック加入者線（以下、２線加入者線と略
称する）、９は多重化インタフェース（以下、Ｖインタ
フェースという）、１０は多重分離回路ＭＵＸ（Ｍulti
plex）、１１はクロック生成回路、１２は上記ＩＯＣＵ
５とＭＵＸ１０間の送受信信号、１３は上記ＤＯＳ４か
ら上記ＥＴ３及びクロック生成回路１１へ提供される供
給クロック、１４は上記クロック生成回路１１から上記
ＩＯＣＵ５へ提供されるバースト同期クロックである。
【０００３】次に本通信システムの動作を説明すると、
局側Ｂより２線加入者線８を介して、宅内側Ａに設置さ
れるディジタル回線宅内接続装置（ＩＤＳＵ）６と、局
側Ｂに設置されるディジタル加入者線伝送端局装置（Ｉ
ＳＬＴ）１、２内に収容されるディジタル回線局用終端
回路（ＩＯＣＵ）５とが接続され、ピンポン伝送が行わ
れる。
局側Ｂより２線加入者線８を介して、宅内側Ａに設置さ
れるディジタル回線宅内接続装置（ＩＤＳＵ）６と、局
側Ｂに設置されるディジタル加入者線伝送端局装置（Ｉ
ＳＬＴ）１、２内に収容されるディジタル回線局用終端
回路（ＩＯＣＵ）５とが接続され、ピンポン伝送が行わ
れる。
【０００４】この場合、同一局に収容されている全ての
ピンポン伝送回線の局側Ｂからの送信信号群（バースト
位相）を同期化して、ピンポン伝送回線相互間の近端漏
話雑音による伝送品質の劣化を回避している。
ピンポン伝送回線の局側Ｂからの送信信号群（バースト
位相）を同期化して、ピンポン伝送回線相互間の近端漏
話雑音による伝送品質の劣化を回避している。
【０００５】上記宅内側ＡのＩＤＳＵ６はＣＣＩＴＴ
Ｉ.４３０勧告に規定されるＴ点７をユーザに提供す
る。ＩＳＬＴ１、２内には、複数のＩＯＣＵ５が収容さ
れ、各回線の送受信信号１２は多重分離回路（ＭＵＸ）
１０で多重および分離化され、Ｖインタフェース９とし
て交換装置（ＥＴ）３に提供される。
Ｉ.４３０勧告に規定されるＴ点７をユーザに提供す
る。ＩＳＬＴ１、２内には、複数のＩＯＣＵ５が収容さ
れ、各回線の送受信信号１２は多重分離回路（ＭＵＸ）
１０で多重および分離化され、Ｖインタフェース９とし
て交換装置（ＥＴ）３に提供される。
【０００６】局側Ｂに設置される主クロック供給装置
（ＤＣＳ）４は、ＥＴ３、ＩＳＬＴ１、２等の局内装置
の動作に必要な供給クロック１３を提供する。クロック
生成回路１１は提供された供給クロック１３を受信し、
バースト同期クロック１４を生成し、ＩＯＣＵ５に供給
するとともに必要に応じて装置（ＩＳＬＴ）動作に必要
なクロックを供給クロック１３から作成する。
（ＤＣＳ）４は、ＥＴ３、ＩＳＬＴ１、２等の局内装置
の動作に必要な供給クロック１３を提供する。クロック
生成回路１１は提供された供給クロック１３を受信し、
バースト同期クロック１４を生成し、ＩＯＣＵ５に供給
するとともに必要に応じて装置（ＩＳＬＴ）動作に必要
なクロックを供給クロック１３から作成する。
【０００７】Ｖインタフェース９では、送受信信号１２
が多重化されている多重化送受信信号の他に、ＩＳＬＴ
１、２においてその多重化送受信信号の識別再生に必要
なビットクロック（例えば８.１９２ＭＨz）と時分割多
重化された各回線を回線ごとに分離するためにフレーム
クロック（例えば８ＫＨz）をＩＳＬＴ１，２に提供す
る。
が多重化されている多重化送受信信号の他に、ＩＳＬＴ
１、２においてその多重化送受信信号の識別再生に必要
なビットクロック（例えば８.１９２ＭＨz）と時分割多
重化された各回線を回線ごとに分離するためにフレーム
クロック（例えば８ＫＨz）をＩＳＬＴ１，２に提供す
る。
【０００８】ピンポン伝送に適用されるバースト周期
は、通常、Ｖインタフェース９から提供される上記フレ
ームクロックの周期よりも低い、その整数比の分周クロ
ック周期（例えば４００Ｈz）が使用される。
は、通常、Ｖインタフェース９から提供される上記フレ
ームクロックの周期よりも低い、その整数比の分周クロ
ック周期（例えば４００Ｈz）が使用される。
【０００９】ここで、ＩＳＬＴが同一局内に１台しかな
い場合は、ＩＳＬＴ内で上記Ｖインタフェース９からの
フレームクロックを分周することによりバースト同期ク
ロック１４を生成し、ＩＯＣＵ５に分配すればよいが、
ＩＳＬＴが複数台ある場合にはＩＳＬＴの外部からのバ
ースト同期クロック１４の提供を受けることが必要とな
る。つまり、ピンポン伝送では、局側Ｂから送出される
バースト同期クロック１４は全て同一でなければならな
い。
い場合は、ＩＳＬＴ内で上記Ｖインタフェース９からの
フレームクロックを分周することによりバースト同期ク
ロック１４を生成し、ＩＯＣＵ５に分配すればよいが、
ＩＳＬＴが複数台ある場合にはＩＳＬＴの外部からのバ
ースト同期クロック１４の提供を受けることが必要とな
る。つまり、ピンポン伝送では、局側Ｂから送出される
バースト同期クロック１４は全て同一でなければならな
い。
【００１０】従って、ＤＣＳ４からの供給クロック１３
には、このバースト同期クロック１４が含まれており、
この供給クロック１３に含まれるバースト同期クロック
１４をクロック生成回路１１で検出し、これをＩＯＣＵ
５に提供することにより、複数のＩＳＬＴ１，２に収容
されるピンポン伝送回線のバースト位相の同期化を可能
としている。
には、このバースト同期クロック１４が含まれており、
この供給クロック１３に含まれるバースト同期クロック
１４をクロック生成回路１１で検出し、これをＩＯＣＵ
５に提供することにより、複数のＩＳＬＴ１，２に収容
されるピンポン伝送回線のバースト位相の同期化を可能
としている。
【００１１】以上まとめると、供給クロック１３から
は、ビットクロック（６４ＫＨz)、オクテットクロック
（８ＫＨz）、バースト同期クロック（４００Ｈz）が提
供される。
は、ビットクロック（６４ＫＨz)、オクテットクロック
（８ＫＨz）、バースト同期クロック（４００Ｈz）が提
供される。
【００１２】図４は、図３における従来の多重分離回路
（ＭＵＸ）１０内Ｖインタフェース接続回線１０−１の
構成例を示し、図中、Ｖインタフェース９の９−１はＶ
インタフェース上の信号で多重化送信信号、９−２はＶ
インタフェース上の信号で再生多重化受信信号、９−３
はＶインタフェース上の信号でビットクロック、フレー
ムクロックである。２１，２２は後述の位相ずれ吸収用
のフレームメモリである。１５，１７は夫々フレームメ
モリ２１用の書込みクロック、読出しクロック、１６，
１８は夫々フレームメモリ２２用の読出しクロック、書
込クロック、１９はＭＵＸ１０内信号で再生多重化送信
信号、２０はＭＵＸ１０内信号で多重化受信信号、２３
はＭＵＸ１０の動作用クロック（ビットクロック、オク
テットクロック）であって、ＤＣＳ４からの供給クロッ
ク（ビットクロック、オクテットクロック、バースト同
期クロック）を入力としたクロック生成回路１１で生成
され、かつ、上記読出しクロック１７、書込みクロック
１８となる。２４はＶインタフェース９−３（ビットク
ロック、フレームクロック）からのクロック受信生成回
路であり書込みクロック１５、読出しクロック１６を生
成する。
（ＭＵＸ）１０内Ｖインタフェース接続回線１０−１の
構成例を示し、図中、Ｖインタフェース９の９−１はＶ
インタフェース上の信号で多重化送信信号、９−２はＶ
インタフェース上の信号で再生多重化受信信号、９−３
はＶインタフェース上の信号でビットクロック、フレー
ムクロックである。２１，２２は後述の位相ずれ吸収用
のフレームメモリである。１５，１７は夫々フレームメ
モリ２１用の書込みクロック、読出しクロック、１６，
１８は夫々フレームメモリ２２用の読出しクロック、書
込クロック、１９はＭＵＸ１０内信号で再生多重化送信
信号、２０はＭＵＸ１０内信号で多重化受信信号、２３
はＭＵＸ１０の動作用クロック（ビットクロック、オク
テットクロック）であって、ＤＣＳ４からの供給クロッ
ク（ビットクロック、オクテットクロック、バースト同
期クロック）を入力としたクロック生成回路１１で生成
され、かつ、上記読出しクロック１７、書込みクロック
１８となる。２４はＶインタフェース９−３（ビットク
ロック、フレームクロック）からのクロック受信生成回
路であり書込みクロック１５、読出しクロック１６を生
成する。
【００１３】次に動作を説明すると、図３のＩＳＬＴ
１，２では、Ｖインタフェース９−３からビットクロッ
クとフレームクロックを提供され、また、同時にＤＣＳ
４からの供給クロック１３（ビットクロック、オクテッ
トクロック、バースト同期クロック）が提供される。そ
して、ＩＳＬＴ１，２内の動作クロックをＤＣＳ４から
の供給クロック１３に同期させて動作するように構成す
るために、Ｖインタフェース９からの多重化送受信信号
の１フレーム分を一旦フレームメモリ２１，２２に書込
むことにより、１フレーム分の位相ずれを吸収してＶイ
ンタフェースとの相互接続を実現している。
１，２では、Ｖインタフェース９−３からビットクロッ
クとフレームクロックを提供され、また、同時にＤＣＳ
４からの供給クロック１３（ビットクロック、オクテッ
トクロック、バースト同期クロック）が提供される。そ
して、ＩＳＬＴ１，２内の動作クロックをＤＣＳ４から
の供給クロック１３に同期させて動作するように構成す
るために、Ｖインタフェース９からの多重化送受信信号
の１フレーム分を一旦フレームメモリ２１，２２に書込
むことにより、１フレーム分の位相ずれを吸収してＶイ
ンタフェースとの相互接続を実現している。
【００１４】即ち、Ｖインタフェース９からの多重化送
信信号９−１は、Ｖインタフェース９から供給されるビ
ットクロック、フレームクロック９−３に同期した書込
みクロック１５によってフレームメモリ２１に入力さ
れ、ＤＣＳ４から提供された供給クロック１３に同期し
た議出しクロック１７によって再生多重化送信信号１９
として出力される。
信信号９−１は、Ｖインタフェース９から供給されるビ
ットクロック、フレームクロック９−３に同期した書込
みクロック１５によってフレームメモリ２１に入力さ
れ、ＤＣＳ４から提供された供給クロック１３に同期し
た議出しクロック１７によって再生多重化送信信号１９
として出力される。
【００１５】また、多重化受信信号２０はＤＣＳ４から
提供された供給クロック１３に同期した書込みクロック
１８によってフレームメモリ２２に入力され、Ｖインタ
フェース９から提供されるビットクロック、フレームク
ロック９−３に同期した読出しクロック１６によってＶ
インタフェース９への再生多重化受信信号９−２として
出力される。
提供された供給クロック１３に同期した書込みクロック
１８によってフレームメモリ２２に入力され、Ｖインタ
フェース９から提供されるビットクロック、フレームク
ロック９−３に同期した読出しクロック１６によってＶ
インタフェース９への再生多重化受信信号９−２として
出力される。
【００１６】以上説明したように、Ｖインタフェース９
上のビットクロック、フレームクロック９−３は、多重
化送受信信号９−１，９−２に同期したクロックであ
り、このクロックによってフレームメモリ２１，２２の
Ｖインタフェース側が動作させられる。
上のビットクロック、フレームクロック９−３は、多重
化送受信信号９−１，９−２に同期したクロックであ
り、このクロックによってフレームメモリ２１，２２の
Ｖインタフェース側が動作させられる。
【００１７】一方、クロック１７，１８，１４は、ＤＣ
Ｓ４からの供給クロック１３に同期したクロックであ
り、このクロックによって、ＩＳＬＴ内部が動作させら
れる。クロック２３は、再生多重化送信信号１９、多重
化受信信号２０に同期化されたクロックであり、多重分
離回路（ＭＵＸ）１０の動作用クロックである。すなわ
ち、ＤＣＳ４からの供給クロック１３によってフレーム
メモリ２１，２２のＩＤＣＵ側が動作される。
Ｓ４からの供給クロック１３に同期したクロックであ
り、このクロックによって、ＩＳＬＴ内部が動作させら
れる。クロック２３は、再生多重化送信信号１９、多重
化受信信号２０に同期化されたクロックであり、多重分
離回路（ＭＵＸ）１０の動作用クロックである。すなわ
ち、ＤＣＳ４からの供給クロック１３によってフレーム
メモリ２１，２２のＩＤＣＵ側が動作される。
【００１８】
【発明が解決しようとする課題】上記従来のデジタル加
入者線伝送端局装置（ＩＳＬＴ）における多重分離回路
（ＭＵＸ）は、Ｖインタフェース９からと、主クロック
供給装置（ＤＣＳ）４からの双方からクロック提供され
る構成となっている。
入者線伝送端局装置（ＩＳＬＴ）における多重分離回路
（ＭＵＸ）は、Ｖインタフェース９からと、主クロック
供給装置（ＤＣＳ）４からの双方からクロック提供され
る構成となっている。
【００１９】このようにディジタル加入者線伝送端局装
置（ＩＳＬＴ）内の動作クロックとしては、主クロック
供給装置（ＤＣＳ）から提供されるクロックを使用する
構成を採用しているため、Ｖインタフェース９からのフ
レームクロック位相と主クロック供給装置からのオクテ
ットクロック（＝フレームクロック）とが位相同期化し
ていないことからフレームメモリを使用し位相ずれを吸
収しなければならないという欠点があった。すなわち、
図４において、フレームメモリ２１，２２を挟んで、Ｖ
インタフェース９側（右側）とＩＯＣＵ５側（左側）と
で動作クロックを乗り換える構成、つまり、フレームメ
モリ２１，２２から右側はＶインタフェース９から供給
されるクロックで動作し、フレームメモリ２１，２２か
ら左側は、主クロック供給装置（ＤＣＳ）４から供給さ
れるクロックで動作するように構成していた。
置（ＩＳＬＴ）内の動作クロックとしては、主クロック
供給装置（ＤＣＳ）から提供されるクロックを使用する
構成を採用しているため、Ｖインタフェース９からのフ
レームクロック位相と主クロック供給装置からのオクテ
ットクロック（＝フレームクロック）とが位相同期化し
ていないことからフレームメモリを使用し位相ずれを吸
収しなければならないという欠点があった。すなわち、
図４において、フレームメモリ２１，２２を挟んで、Ｖ
インタフェース９側（右側）とＩＯＣＵ５側（左側）と
で動作クロックを乗り換える構成、つまり、フレームメ
モリ２１，２２から右側はＶインタフェース９から供給
されるクロックで動作し、フレームメモリ２１，２２か
ら左側は、主クロック供給装置（ＤＣＳ）４から供給さ
れるクロックで動作するように構成していた。
【００２０】本発明は、このようなフレームメモリを使
用する欠点を除去し、簡単なビットバッファによる構成
でディジタル加入者線の伝送端局装置用クロック同期を
行なうことを目的とする。
用する欠点を除去し、簡単なビットバッファによる構成
でディジタル加入者線の伝送端局装置用クロック同期を
行なうことを目的とする。
【００２１】
【課題を解決するための手段】本発明は、複数の２線時
分割ディジタル加入者線伝送回線を終端し、該複数回線
の送受信信号を時分割多重化した多重化インタフェース
を交換装置に提供し、前記複数回線相互間の送受信信号
のバースト位相同期をとるように構成したディジタル加
入者線伝送端局装置において、前記多重化インタフェー
ス（Ｖインタフェース）では前記交換装置から、前記デ
ィジタル加入者線伝送端局装置に、前記複数回線の多重
化送受信信号に同期したビットクロックとフレームクロ
ックを提供し、また、別の主クロック供給装置（ＤＣ
Ｓ）から前記ディジタル加入者線伝送端局装置にビット
クロックとオクテットクロック（＝フレームクロック）
とバースト同期クロックを提供し、前記多重化インタフ
ェースから提供されるフレームクロックをバースト同期
クロック周波数に等しい周波数に分周回路で分周し、該
分周回路は前記主クロック供給装置から提供されるバー
スト同期クロックによりリセットされ、該分周回路の出
力クロックを、前記ディジタル加入者線伝送端局装置に
終端した２線時分割ディジタル加入者線伝送回線（ＩＯ
ＣＵ側）のバースト同期クロックとすることを特徴とす
る。
分割ディジタル加入者線伝送回線を終端し、該複数回線
の送受信信号を時分割多重化した多重化インタフェース
を交換装置に提供し、前記複数回線相互間の送受信信号
のバースト位相同期をとるように構成したディジタル加
入者線伝送端局装置において、前記多重化インタフェー
ス（Ｖインタフェース）では前記交換装置から、前記デ
ィジタル加入者線伝送端局装置に、前記複数回線の多重
化送受信信号に同期したビットクロックとフレームクロ
ックを提供し、また、別の主クロック供給装置（ＤＣ
Ｓ）から前記ディジタル加入者線伝送端局装置にビット
クロックとオクテットクロック（＝フレームクロック）
とバースト同期クロックを提供し、前記多重化インタフ
ェースから提供されるフレームクロックをバースト同期
クロック周波数に等しい周波数に分周回路で分周し、該
分周回路は前記主クロック供給装置から提供されるバー
スト同期クロックによりリセットされ、該分周回路の出
力クロックを、前記ディジタル加入者線伝送端局装置に
終端した２線時分割ディジタル加入者線伝送回線（ＩＯ
ＣＵ側）のバースト同期クロックとすることを特徴とす
る。
【００２２】
【作用】多重化インタフェース（Ｖインタフェース）お
よび主クロック供給装置（ＤＣＳ）の双方から供給され
るクロックは、相互に周波数同期しているため、周波数
については、バッファメモリを挟んで、Ｖインタフェー
スとＩＯＣＵ側とで、クロック乗り換えの必要はない。
また、主クロック供給装置（ＤＣＳ）から供給されるク
ロックは、４００Ｈzクロックの位相情報のみが必要で
ある。さらに、２線時分割ディジタル加入線伝送回線で
は、バースト位相同期（４００Ｈz）をとればよく、あ
るバーストで送らなければない特定のオクテットデータ
はない。本発明は、この３点に着目し、Ｖインタフェー
スとＩＯＣＵ側とでクロック乗り換えは行わずに、ＩＯ
ＣＵ側でも、Ｖインタフェースから供給されるクロック
で動作させ、主クロック供給装置（ＤＣＳ）４から供給
されるクロックについては４００Ｈz位相情報（バース
ト同期クロック）のみを使用する構成としたものであ
る。ＶインタフェースとＩＯＣＵ側とで、クロック乗り
換えの必要がないことにより、バッファメモリとしてフ
レームメモリを使用せずに、簡単なビットバッファで十
分である。このように、本発明によれば、簡単なビット
バッファにより、多重化インタフェース（Ｖインタフェ
ース）から供給されるクロックをディジタル加入者線端
局装置内の動作クロックとしつつ複数のディジタル加入
者線伝送端局装置間で位相同期したバースト同期クロッ
クを生成することが可能となるディジタル加入者線の伝
送端局装置のクロック同期方法を提供することができ
る。
よび主クロック供給装置（ＤＣＳ）の双方から供給され
るクロックは、相互に周波数同期しているため、周波数
については、バッファメモリを挟んで、Ｖインタフェー
スとＩＯＣＵ側とで、クロック乗り換えの必要はない。
また、主クロック供給装置（ＤＣＳ）から供給されるク
ロックは、４００Ｈzクロックの位相情報のみが必要で
ある。さらに、２線時分割ディジタル加入線伝送回線で
は、バースト位相同期（４００Ｈz）をとればよく、あ
るバーストで送らなければない特定のオクテットデータ
はない。本発明は、この３点に着目し、Ｖインタフェー
スとＩＯＣＵ側とでクロック乗り換えは行わずに、ＩＯ
ＣＵ側でも、Ｖインタフェースから供給されるクロック
で動作させ、主クロック供給装置（ＤＣＳ）４から供給
されるクロックについては４００Ｈz位相情報（バース
ト同期クロック）のみを使用する構成としたものであ
る。ＶインタフェースとＩＯＣＵ側とで、クロック乗り
換えの必要がないことにより、バッファメモリとしてフ
レームメモリを使用せずに、簡単なビットバッファで十
分である。このように、本発明によれば、簡単なビット
バッファにより、多重化インタフェース（Ｖインタフェ
ース）から供給されるクロックをディジタル加入者線端
局装置内の動作クロックとしつつ複数のディジタル加入
者線伝送端局装置間で位相同期したバースト同期クロッ
クを生成することが可能となるディジタル加入者線の伝
送端局装置のクロック同期方法を提供することができ
る。
【００２３】
【実施例】図１は、本発明を実施した図３の通信システ
ムに適用される多重分離回路（ＭＵＸ）内Ｖインタフェ
ース接続回路１０−１の構成図を示す。
ムに適用される多重分離回路（ＭＵＸ）内Ｖインタフェ
ース接続回路１０−１の構成図を示す。
【００２４】図において、２５は多重化送信信号用ビッ
トバッファ、２６は多重化受信信号用ビットバッファ、
２７は、Ｖインタフェース９から提供されるフレームク
ロック（例えば、８ＫＨz）２３−１をバースト同期ク
ロック１４（例えば、４００Ｈz）に等しい周波数に分
周（１／２０）する分周回路である。その他、図４と同
一符号は同じユニット、信号等を示す。
トバッファ、２６は多重化受信信号用ビットバッファ、
２７は、Ｖインタフェース９から提供されるフレームク
ロック（例えば、８ＫＨz）２３−１をバースト同期ク
ロック１４（例えば、４００Ｈz）に等しい周波数に分
周（１／２０）する分周回路である。その他、図４と同
一符号は同じユニット、信号等を示す。
【００２５】本実施例のディジタル加入者線伝送端局装
置（ＩＳＬＴ）は、Ｖインタフェース９から提供される
フレームクロック９−３をもとに、本装置内の動作クロ
ック２３を作成するように構成される。即ち、バースト
同期クロック１４としては、Ｖインタフェース９−３か
ら提供されるフレームクロック（８ＫＨz）２３−１を
分周回路２７で分周（１／２０）したクロックを用い
る。
置（ＩＳＬＴ）は、Ｖインタフェース９から提供される
フレームクロック９−３をもとに、本装置内の動作クロ
ック２３を作成するように構成される。即ち、バースト
同期クロック１４としては、Ｖインタフェース９−３か
ら提供されるフレームクロック（８ＫＨz）２３−１を
分周回路２７で分周（１／２０）したクロックを用い
る。
【００２６】そして、複数のＩＳＬＴでバースト同期ク
ロック１４の位相を同期化させる動作を主クロック供給
装置（ＤＣＳ）４からの提供される供給クロック１３の
内のバースト同期クロック２８（４００Ｈz）を用い
て、上記フレームクロック２３−１を分周回路２７で分
周してバースト同期クロック１４を生成する分周回路２
７をリセットすることにより実現している。
ロック１４の位相を同期化させる動作を主クロック供給
装置（ＤＣＳ）４からの提供される供給クロック１３の
内のバースト同期クロック２８（４００Ｈz）を用い
て、上記フレームクロック２３−１を分周回路２７で分
周してバースト同期クロック１４を生成する分周回路２
７をリセットすることにより実現している。
【００２７】図２は、図１の動作原理を説明するフレー
ムクロックとバースト同期クロックのタイミングチャー
トである。図中のはＩＳＬＴ１で得られるバースト同
期クロック１４のタイミング位置を示し、はＩＳＬＴ
２で得られるバースト同期クロック１４のリセット前の
タイミング位置を示し、ＤＣＳ４からのバースト同期ク
ロック２８のタイミング位置はに示されている。この
のタイミング位置によって、分周回路２７に対してリ
セットをかけ、ＩＳＬＴ１、２のバースト同期クロック
位置を にすることにより位相同期化を実現する。以
後、周波数自体は同一（同期）にしているので、
のようにずれることは通常ない。
ムクロックとバースト同期クロックのタイミングチャー
トである。図中のはＩＳＬＴ１で得られるバースト同
期クロック１４のタイミング位置を示し、はＩＳＬＴ
２で得られるバースト同期クロック１４のリセット前の
タイミング位置を示し、ＤＣＳ４からのバースト同期ク
ロック２８のタイミング位置はに示されている。この
のタイミング位置によって、分周回路２７に対してリ
セットをかけ、ＩＳＬＴ１、２のバースト同期クロック
位置を にすることにより位相同期化を実現する。以
後、周波数自体は同一（同期）にしているので、
のようにずれることは通常ない。
【００２８】
【発明の効果】以上説明したように、本発明によるディ
ジタル加入者線の伝送端局装置のクロック同期方法は、
バッファメモリを挟んでＶインタフェースとＩＯＣＵ側
とでクロック乗り換えが不要であるため、図４に示した
従来構成で必要としたフレームメモリ（例えばビットク
ロックが８.１９２ＭＨz、フレームクロックが８ＫＨz
とすると、フレームメモリでは１０２４ビットメモリが
必要）が不要となり、ビットバッファ（１ビットメモ
リ）で簡単に構成できる利点がある。
ジタル加入者線の伝送端局装置のクロック同期方法は、
バッファメモリを挟んでＶインタフェースとＩＯＣＵ側
とでクロック乗り換えが不要であるため、図４に示した
従来構成で必要としたフレームメモリ（例えばビットク
ロックが８.１９２ＭＨz、フレームクロックが８ＫＨz
とすると、フレームメモリでは１０２４ビットメモリが
必要）が不要となり、ビットバッファ（１ビットメモ
リ）で簡単に構成できる利点がある。
【００２９】尚、本発明は、交換装置から提供される複
数のＶインタフェースにおけるフレームクロック位相が
同期しているときに有効に適用でき、通常同一交換装置
から提供されるＶインタフェース上のクロックは位相同
期化しているため一般的に適用可能となる。
数のＶインタフェースにおけるフレームクロック位相が
同期しているときに有効に適用でき、通常同一交換装置
から提供されるＶインタフェース上のクロックは位相同
期化しているため一般的に適用可能となる。
【００３０】さらに、Ｖインタフェース上のフレームク
ロックを分周し、上述のリセットにより選ばれたバース
ト同期クロックと主クロック供給装置から提供されるバ
ースト同期クロック位相との時間差には、一定の関係が
あるため、必要に応じて遅延を挿入する操作により同一
位相を生成することも可能である。
ロックを分周し、上述のリセットにより選ばれたバース
ト同期クロックと主クロック供給装置から提供されるバ
ースト同期クロック位相との時間差には、一定の関係が
あるため、必要に応じて遅延を挿入する操作により同一
位相を生成することも可能である。
【図１】本発明を実施した図３の通信システムに適用さ
れる多重分離回路内Ｖインタフェース接続回路の構成図
である。
れる多重分離回路内Ｖインタフェース接続回路の構成図
である。
【図２】図１の動作原理を説明するフレームクロックと
バースト同期クロックのタイミングチャートである。
バースト同期クロックのタイミングチャートである。
【図３】本発明が適用されるＩＳＤＮ基本インタフェー
スをピンポン伝送方式で提供する通信システムの構成図
である。
スをピンポン伝送方式で提供する通信システムの構成図
である。
【図４】図３における従来の多重分離回路内Ｖインタフ
ェース接続回路の構成例を示す図である。
ェース接続回路の構成例を示す図である。
１・・・ディジタル加入者線伝送端局装置（ＩＳＬＴ）
１、 ２・・・ディジタル加入者線伝送端局装置（ＩＳＬ
Ｔ）２、 ３・・・交換装置（ＥＴ）、 ４・・・主クロック
供給装置（ＤＣＳ）、 ５・・・ディジタル回線局内終端
回路（ＩＯＣＵ）、 ６・・・ディジタル回線宅内接続装置（ＩＤＳＵ）、 ７・
・・ＩＳＤＮ基本ユーザ・網インタフェース（Ｔ点）、
８・・・２線メタリック加入者線、 ９・・・多重化インタフ
ェース（Ｖインタフェース）、 ９−１・・・Ｖインタフ
ェースの信号で多重化送信信号、 ９−２・・・Ｖインタ
フェースの信号で再生多重化受信信号、 ９−３・・・Ｖインタフェースの信号でビットクロック，
フレームクロック、 １０・・・多重分離回路（ＭＵＸ）、 １０−１・・・多重化
分離回路１０内Ｖインタフェース接続回路、 １１・・・
クロック生成回路、 １２・・・送受信信号、 １３・・・供給クロック、 １４・・・バースト同期クロック
（＝２８）、 １５・・・書込みクロック、 １６・・・読出しクロック、
１９・・・多重分離回路１０内信号で再生多重化送信信
号、 ２０・・・多重分離回路１０内信号で多重化受信信
号、 ２１・・・多重化送信信号用フレームメモリ、 ２
２・・・多重化受信信号用フレームメモリ、 ２３・・・多重
分離回路１０動作用クロック（ビットクロック、オクテ
ットクロック）、 ２３−１・・・多重化回路動作用クロ
ック２３の内のフレームクロック（８ＫＨz）、 ２４・
・・Ｖインタフェースからのクロック受信生成回路、２５
・・・多重化送信信号用ビットバッファ、 ２６・・・多重化
受信信号用ビットバッファ、 ２７・・・分周回路
１、 ２・・・ディジタル加入者線伝送端局装置（ＩＳＬ
Ｔ）２、 ３・・・交換装置（ＥＴ）、 ４・・・主クロック
供給装置（ＤＣＳ）、 ５・・・ディジタル回線局内終端
回路（ＩＯＣＵ）、 ６・・・ディジタル回線宅内接続装置（ＩＤＳＵ）、 ７・
・・ＩＳＤＮ基本ユーザ・網インタフェース（Ｔ点）、
８・・・２線メタリック加入者線、 ９・・・多重化インタフ
ェース（Ｖインタフェース）、 ９−１・・・Ｖインタフ
ェースの信号で多重化送信信号、 ９−２・・・Ｖインタ
フェースの信号で再生多重化受信信号、 ９−３・・・Ｖインタフェースの信号でビットクロック，
フレームクロック、 １０・・・多重分離回路（ＭＵＸ）、 １０−１・・・多重化
分離回路１０内Ｖインタフェース接続回路、 １１・・・
クロック生成回路、 １２・・・送受信信号、 １３・・・供給クロック、 １４・・・バースト同期クロック
（＝２８）、 １５・・・書込みクロック、 １６・・・読出しクロック、
１９・・・多重分離回路１０内信号で再生多重化送信信
号、 ２０・・・多重分離回路１０内信号で多重化受信信
号、 ２１・・・多重化送信信号用フレームメモリ、 ２
２・・・多重化受信信号用フレームメモリ、 ２３・・・多重
分離回路１０動作用クロック（ビットクロック、オクテ
ットクロック）、 ２３−１・・・多重化回路動作用クロ
ック２３の内のフレームクロック（８ＫＨz）、 ２４・
・・Ｖインタフェースからのクロック受信生成回路、２５
・・・多重化送信信号用ビットバッファ、 ２６・・・多重化
受信信号用ビットバッファ、 ２７・・・分周回路
Claims (1)
- 【請求項１】 複数の２線時分割ディジタル加入者線伝
送回線を終端し、該複数回線の送受信信号を時分割多重
化した多重化インタフェースを交換装置に提供し、前記
複数回線相互間の送受信信号のバースト位相同期をとる
ように構成したディジタル加入者線伝送端局装置におい
て、 前記多重化インタフェースでは前記交換装置から、前記
ディジタル加入者線伝送端局装置に、前記複数回線の多
重化送受信信号に同期したビットクロックとフレームク
ロックを提供し、また、別の主クロック供給装置から前
記ディジタル加入者線伝送端局装置にビットクロックと
オクテットクロック（＝フレームクロック）とバースト
同期クロックを提供し、前記多重化インタフェースから
提供されるフレームクロックをバースト同期クロック周
波数に等しい周波数に分周回路分周し、該分周回路は前
記主クロック供給装置から提供されるバースト同期クロ
ックによりリセットされ、該分周回路の出力クロック
を、前記ディジタル加入者線伝送端局装置に終端した２
線時分割ディジタル加入者線伝送回線のバースト同期ク
ロックとすることを特徴とするディジタル加入者線伝送
端局装置のクロック同期方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136395A JP2956795B2 (ja) | 1991-06-07 | 1991-06-07 | ディジタル加入者線伝送端局装置のクロック同期方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3136395A JP2956795B2 (ja) | 1991-06-07 | 1991-06-07 | ディジタル加入者線伝送端局装置のクロック同期方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05236576A JPH05236576A (ja) | 1993-09-10 |
| JP2956795B2 true JP2956795B2 (ja) | 1999-10-04 |
Family
ID=15174158
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3136395A Expired - Lifetime JP2956795B2 (ja) | 1991-06-07 | 1991-06-07 | ディジタル加入者線伝送端局装置のクロック同期方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956795B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5787684B2 (ja) * | 2011-09-15 | 2015-09-30 | 日本無線株式会社 | 時分割複信方式無線通信システム |
| JP5787685B2 (ja) * | 2011-09-15 | 2015-09-30 | 日本無線株式会社 | 時分割複信方式無線通信システム |
| JP7078272B2 (ja) * | 2019-07-12 | 2022-05-31 | Ｎｅｃプラットフォームズ株式会社 | 送信装置、受信装置、通信システム、送信方法および受信方法 |
-
1991
- 1991-06-07 JP JP3136395A patent/JP2956795B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05236576A (ja) | 1993-09-10 |
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