JPH05236576A - 伝送端局装置用クロック同期方式 - Google Patents

Abstract

(57)【要約】 【目的】 簡単なビットバッファによる構成でディジタ
ル加入者線伝送端局装置(ＩＳＬＴ)用のクロック同期を
行なう。 【構成】 多重化インタフェース(Ｖインタフェース)か
らのフレームクロック(８KHz)、つまり、多重化回路動
作用クロック23内のフレームクロック(８KHz)23-1を分
周回路27で分周(1/20)してバースト同期クロック(400H
z)を得、かつ、主クロック供給装置から提供される供給
クロックのバースト同期クロック28(400Hz)で分周回路
をリセットすることにより、従来必要であった１フレー
ム分のフレームメモリが不要になり、規模の小さいビッ
トマップで充足できる。また、他系統装置相互も同一方
法でバーストクロックを生成しているため局側から出る
加入者線上のバーストクロックは従来どおり同期がとれ
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の２線時分割ディ
ジタル加入者線伝送回線(以下、ピンポン伝送回線とい
う)を終端し、該ピンポン伝送回線の送受信信号を時分
割多重化した多重化インタフェース(以下、Ｖインタフ
ェースという)を交換装置に提供し、前記ピンポン伝送
回線相互間の送受信信号のバースト位相同期をとるよう
に構成したディジタル加入者線の伝送端局装置用クロッ
ク同期方式に関する。

【０００２】

【従来の技術】図３は、本発明が適用されるＩＳＤＮ基
本インタフェースをピンポン伝送方式で提供する通信シ
ステムの構成図を示す。本構成図は簡単な構成を示して
いるが、宅内側Ａ及び局側Ｂには複数の各ユニットを有
する。図において、１及び２はディジタル加入者線伝送
端局装置ＩＳＬＴ１及びＩＳＬＴ２(Ｉ‐interfaceＳub
scriber Ｌine Ｔermination)、３は交換装置ＥＴ(Ｅxc
hange Ｔermination)、４は主クロック供給装置ＤＣＳ
(Ｄigital Ｃlock Ｓuplly)、５はディジタル回線局内
終端回路ＩＯＣＵ(Ｉ‐interface Ｏffice Ｃhannal Ｕ
nit)、６はディジタル回線宅内接続装置ＩＤＳＵ(Ｉ‐i
nterface Ｄigital Ｓervice Ｕnit)、７はＩＳＤＮ基
本ユーザ・網インタフェース(以下、Ｔ点という)、８は
２線メタリック加入者線(以下、２線加入者線と略称す
る)、９は多重化インタフェース(以下、Ｖインタフェー
スという)、10は多重分離回路ＭＵＸ(Ｍultiplex)、11
はクロック生成回路、12は上記ＩＯＣＵ５とＭＵＸ10間
の送受信信号、13は上記ＤＣＳ４から上記ＥＴ３及びク
ロック生成回路11へ提供される供給クロック、14は上記
クロック生成回路11から上記ＩＯＣＵ５へ提供されるバ
ースト同期クロックである。

【０００３】次に本通信システムの動作を説明すると、
局側Ｂより２線加入者線８を介して、宅内側Ａに設置さ
れるディジタル回線宅内接続装置(ＩＤＳＵ)６と、局内
側Ａに設置されるディジタル加入者線伝送端局装置(Ｉ
ＳＬＴ)１，２内に収容されるディジタル回線局用終端
回路(ＩＯＣＵ)５とが接続されピンポン伝送が行われ
る。

【０００４】この場合、同一局に収容されている全ての
ピンポン伝送回線の局側Ｂからの送信信号群(バースト
位相)を同期化して、ピンポン伝送回線相互間の近端漏
話雑音による伝送品質の劣化を回避している。

【０００５】上記宅内側ＡのＩＤＳＵ６はＣＣＩＴＴ
Ｉ．４３０勧告に規定されるＴ点７をユーザに提供す
る。ＩＳＬＴ１，２内には、複数のＩＯＣＵ５が収容さ
れ、各回線の送受信信号12は多重分離回路(ＭＵＸ)10で
多重および分離化され、Ｖインタフェース９として交換
装置(ＥＴ)３に提供される。

【０００６】局内側Ｂに設置される主クロック供給装置
(ＤＣＳ)４は、ＥＴ３、ＩＳＬＴ１，２等の局内装置の
動作に必要な供給クロック13を提供する。クロック生成
回路11は提供された供給クロック13を受信し、バースト
同期クロック14を生成し、ＩＯＣＵ５に供給するととも
に必要に応じて装置(ＩＳＣＴ)動作に必要なクロックを
供給クロック13から作成する。

【０００７】Ｖインタフェース９では、送受信信号12が
多重化されている多重化送受信信号の他に、ＩＳＬＴ
１，２においてその多重化送受信信号の識別再生に必要
なビットクロック(例えば8.192MHz)と時分割多重化され
た各回線を回線ごとに分離するためにフレームクロック
(例えば８KHz)をＩＳＬＴ１，２に提供する。

【０００８】ピンポン伝送に適用されるバースト周期
は、通常、Ｖインタフェース９から提供される上記フレ
ームクロックの周期よりも低い、その整数比の分周クロ
ック周期(例えば400Hz)が使用される。

【０００９】ここで、ＩＳＬＴが同一局内に１台しかな
い場合は、ＩＳＬＴ内で上記Ｖインタフェース９からの
フレームクロックを分周することによりバースト同期ク
ロック14を生成し、ＩＯＣＵ５に分配すればよいが、Ｉ
ＳＬＴが複数台ある場合にはＩＳＬＴの外部からのバー
スト同期クロック14の提供を受けることが必要となる。
つまり、ピンポン伝送では、局側Ａから送出されるバー
スト同期クロック14は全て同一でなければならない。

【００１０】従って、ＤＣＳ４からの供給クロック13に
は、このバースト同期クロック14が含まれており、この
供給クロック13に含まれるバースト同期クロック14をク
ロック生成回路11で検出し、これをＩＯＣＵ５に提供す
ることにより、複数のＩＳＬＴ１，２に収容されるピン
ポン伝送回線のバースト位相の同期化を可能としてい
る。

【００１１】以上まとめると、供給クロック13からは、
ビットクロック(64KHz)、オクテットクロック(８KHz)、
バースト同期クロック(400Hz)が提供される。

【００１２】図４は、図３における従来の多重分離回路
(ＭＵＸ)10内Ｖインタフェース接続回線10-1の構成例を
示し、図中、Ｖインタフェース９の9-1はＶインタフェ
ース上の信号で多重化送信信号、9-2はＶインタフェー
ス上の信号で再生多重化受信信号、9-3はＶインタフェ
ース上の信号でビットクロック，フレームクロックであ
る。15，17は夫々フレームメモリ21用の書込みクロッ
ク、読出しクロック、16，18は夫々フレームメモリ22用
の読出しクロック，書込クロック、19はＭＣＸ10内信号
で再生多重化送信信号、20はＭＣＸ10内信号で多重化受
信信号、23はＭＣＸ10の動作用クロック(ビットクロッ
ク，オクテットクロック)であって、ＤＣＳ４からの供
給クロック(ビットクロック，オクテットクロック、バ
ースト同期クロック)を入力としたクロック生成回路11
で生成され、かつ、上記読出しクロック17，書込みクロ
ック18となる。24はＶインタフェース9-3(ビットクロッ
ク，フレームクロック)からのクロック受信生成回路で
あり書込みクロック15，読出しクロック16を生成する。

【００１３】次に動作を説明すると、図３のＩＳＬＴ
１，２では、Ｖインタフェース9-3からビットクロック
とフレームクロックを提供され、また、同時にＤＣＳ４
からの供給クロック13(ビットクロック，オクテットク
ロック，バースト同期クロック)が提供される。そし
て、ＩＳＬＴ１，２内の動作クロックをＤＣＳ４からの
供給クロック13に同期させて動作するように構成するた
めに、Ｖインタフェース９からの多重化送受信信号の１
フレーム分を一旦フレームメモリ21，22に書込むことに
より、１フレーム分の位相ずれを吸収してＶインタフェ
ースとの相互接続を実現している。

【００１４】即ち、Ｖインタフェース９からの多重化送
信信号9-1は、Ｖインタフェース９から供給されるビッ
トクロック，フレームクロック9-3に同期した書込みク
ロック15によってフレームメモリ21に入力され、ＤＣＳ
４から提供された供給クロック13に同期した読出しクロ
ック17によって再生多重化送信信号19として出力され
る。

【００１５】また、多重化受信信号20はＤＣＳ４から提
供された供給クロック13に同期した書込みクロック18に
よってフレームメモリ22に入力され、Ｖインタフェース
９から提供されるビットクロック，フレームクロック9-
3に同期した読出しクロック16によってＶインタフェー
ス９への再生多重化受信信号9-2として出力される。

【００１６】以上説明したように、Ｖインタフェース９
上のビットクロック，フレームクロック9-3は、多重化
送信信号9-1に同期したクロックであり、このクロック
によってフレームメモリ21，22のＶインタフェース側が
動作させられる。

【００１７】一方、クロック17，18、14は、供給クロッ
ク13に同期したクロックであり、このクロックによっ
て、ＩＳＬＴ内部が動作させられる。クロック23は、再
生多重化送信信号19，多重化受信信号20に同期化された
クロックであり、多重分離回路(ＭＵＸ)10の動作用クロ
ックである。

【００１８】

【発明が解決しようとする課題】上記従来のデジタル加
入者線伝送端局装置(ＩＳＬＴ)における多重分離回路
(ＭＵＸ)は、Ｖインタフェース９からと、主クロック供
給装置(ＤＣＳ)４からの双方からクロック提供される構
成となっている。

【００１９】このようにディジタル加入者線伝送端局装
置(ＩＳＬＴ)内の動作クロックとしては、主クロック供
給装置(ＤＣＳ)から提供されるクロックを使用する構成
を採用しているため、Ｖインタフェース９からのフレー
ムクロック位相と主クロック供給装置からのオクテット
クロック(＝フレームクロック)とが位相同期化していな
いことからフレームメモリを使用し位相ずれを吸収しな
ければならないという欠点があった。

【００２０】本発明は、このようなフレームメモリを使
用する欠点を除去し、簡単なビットバッファによる構成
でデジタル加入者線の伝送端局装置用クロック同期を行
なうことを目的とする。

【００２１】

【課題を解決するための手段】本発明は、複数の２線時
分割ディジタル加入者線伝送回線を終端し、該複数回線
の送受信信号を時分割多重化した多重化インタフェース
を交換装置に提供し、前記複数回線相互間の送受信信号
のバースト位相同期をとるように構成したディジタル加
入者線伝送端局装置において、前記多重化インタフェー
スでは前記交換装置から、前記ディジタル加入者線伝送
端局装置に、前記複数回線の多重化送受信信号に同期し
たビットクロックとフレームクロックを提供し、また、
別の主クロック供給装置から前記ディジタル加入者線伝
送端局装置にビットクロックとオクテットクロック(＝
フレームクロック)とバースト同期クロックを提供し、
前記多重化インタフェースから提供されるフレームクロ
ックをバースト同期クロック周波数に等しい周波数に分
周回路で分周し、該分周回路は前記主クロック供給装置
から提供されるバースト同期クロックによりリセットさ
れ、該分周回路の出力クロックを、前記ディジタル加入
者線伝送端局装置に終端した２線時分割ディジタル加入
者線伝送回線のバースト同期クロックとすることを特徴
とする。

【００２２】

【作用】本発明によれば、多重化インタフェース(Ｖイ
ンタフェース)から供給されるクロックをディジタル加
入者線端局装置内の動作クロックとしつつ複数のディジ
タル加入者線伝送端局装置間で位相同期したバースト同
期クロックを生成することが可能となるディジタル加入
者線の伝送端局装置用クロック同期方式を提供すること
ができる。

【００２３】

【実施例】図１は、本発明を実施した図３の通信システ
ムに適用される多重分離回路(ＭＣＸ)内Ｖインタフェー
ス接続回路10-1の構成図を示す。

【００２４】図において、25は多重化送信信号用ビット
バッファ、26は多重化受信信号用ビットバッファ、27
は、Ｖインタフェース９から提供されるフレームクロッ
ク(例えば、８KC)23-1をバースト同期クロック14(例え
ば、400Hz)に等しい周波数に分周(1/20)する分周回路で
ある。その他、図４と同一符号は同じユニット，信号等
を示す。

【００２５】本実施例のディジタル加入者線伝送端局装
置(ＩＳＬＴ)は、Ｖインタフェース９から提供されるフ
レームクロック9-3をもとに、本装置内の動作クロック2
3を作成するように構成される。即ち、バースト同期ク
ロック14としては、Ｖインタフェース9-3から提供され
るフレームクロック(８KHz)23-1を分周回路27で分周(1/
20)したクロックを用いる。

【００２６】そして、複数のＩＳＬＴでバースト同期ク
ロック14の位相を同期化させる動作を主クロック供給装
置(ＤＣＳ)４からの提供される供給クロック13の内のバ
ースト同期クロック28(400Hz)を用いて、上記フレーム
クロック23-1を分周回路27で分周してバースト同期クロ
ック14を生成する分周回路27をリセットすることにより
実現している。

【００２７】図２は、図１の動作原理を説明するフレー
ムクロックとバースト同期クロックのタイミングチャー
トである。図中のはＩＳＬＴ１で得られるバースト同
期クロック14のタイミング位置を示し、はＩＳＬＴ２
で得られるバースト同期クロック14のリセット前のタイ
ミング位置を示し、ＤＣＳ４からのバースト同期クロッ
ク28のタイミング位置はに示されている。こののタ
イミング位置によって、分周回路27に対してリセットを
かけ、ＩＳＬＴ１，２のバースト同期クロック位置を
にすることにより位相同期化を実現する。以後、周波数
自体は同一(同期)にしているので、のようにずれ
ることは通常ない。

【００２８】

【発明の効果】以上説明したように本発明の伝送端局装
置用クロック同期方式は、図４に示した従来構成で必要
としたフレームメモリ(例えばビットクロックが8.192MH
z、フレームクロックが８KHzとすると、フレームメモリ
では1024ビットメモリが必要)が不要となりビットバッ
ファ(１ビットメモリ)で簡単に構成できる利点がある。

【００２９】尚、本発明は、交換装置から提供される複
数のＶインタフェースにおけるフレームクロック位相が
同期しているときに有効に適用でき、通常同一交換装置
から提供されるＶインタフェース上のクロックは位相同
期化しているため一般的に適用可能となる。

【００３０】さらに、Ｖインタフェース上のフレームク
ロックを分周し、上述のリセットにより選ばれたバース
ト同期クロックと主クロック供給装置から提供されるバ
ースト同期クロック位相との時間差には、一定の関係が
あるため、必要に応じて遅延を挿入する操作により同一
位相を生成することも可能である。

【図面の簡単な説明】

【図１】本発明を実施した図３の通信システムに適用さ
れる多重分離回路内Ｖインタフェース接続回路の構成図
である。

【図２】図１の動作原理を説明するフレームクロックと
バースト同期クロックのタイミングチャートである。

【図３】本発明が適用されるＩＳＤＮ基本インタフェー
スをピンポン伝送方式で提供する通信システムの構成図
である。

【図４】図３における従来の多重分離回路内Ｖインタフ
ェース接続回路の構成例を示す図である。

【符号の説明】

１…ディジタル加入者線伝送端局装置(ＩＳＬＴ)１、
２…ディジタル加入者線伝送端局装置(ＩＳＬＴ)２、
３…交換装置(ＥＴ)、 ４…主クロック供給装置(ＤＣ
Ｓ)、 ５…ディジタル回線局内終端回路(ＩＯＣＵ)、
６…ディジタル回線宅内接続装置(ＩＤＳＵ)、 ７…
ＩＳＤＮ基本ユーザ・網インタフェース(Ｔ点)、 ８…
２線メタリック加入者線、 ９…多重化インタフェース
(Ｖインタフェース)、 9-1…Ｖインタフェースの信号
で多重化送信信号、 9-2…Ｖインタフェースの信号で
再生多重化受信信号、 9-3…Ｖインタフェースの信号
でビットクロック，フレームクロック、 10…多重分離
回路(ＭＵＸ)、 10-1…多重化分離回路10内Ｖインタフ
ェース接続回路、 11…クロック生成回路、 12…送受
信信号、 13…供給クロック、 14…バースト同期クロ
ック(＝28)、 15…書込みクロック、 16…読出しクロ
ック、 19…多重分離回路10内信号で再生多重化送信信
号、 20…多重分離回路10内信号で多重化受信信号、
21…多重化送信信号用フレームメモリ、 22…多重化受
信信号用フレームメモリ、 23…多重分離回路10動作用
クロック(ビットクロック，オクテットクロック)、 23
-1…多重化回路動作用クロック23の内のフレームクロッ
ク(８KHz)、 24…Ｖインタフェースからのクロック受
信生成回路、 25…多重化送信信号用ビットバッファ、
26…多重化受信信号用ビットバッファ、 27…分周回
路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数の２線時分割ディジタル加入者線伝
   送回線を終端し、該複数回線の送受信信号を時分割多重
   化した多重化インタフェースを交換装置に提供し、前記
   複数回線相互間の送受信信号のバースト位相同期をとる
   ように構成したディジタル加入者線伝送端局装置におい
   て、 前記多重化インタフェースでは前記交換装置から、前記
   ディジタル加入者線伝送端局装置に、前記複数回線の多
   重化送受信信号に同期したビットクロックとフレームク
   ロックを提供し、また、別の主クロック供給装置から前
   記ディジタル加入者線伝送端局装置にビットクロックと
   オクテットクロック(＝フレームクロック)とバースト同
   期クロックを提供し、前記多重化インタフェースから提
   供されるフレームクロックをバースト同期クロック周波
   数に等しい周波数に分周回路で分周し、該分周回路は前
   記主クロック供給装置から提供されるバースト同期クロ
   ックによりリセットされ、該分周回路の出力クロック
   を、前記ディジタル加入者線伝送端局装置に終端した２
   線時分割ディジタル加入者線伝送回線のバースト同期ク
   ロックとすることを特徴とする伝送端局装置用クロック
   同期方式。