JP2727547B2 - 高速ディジタル用時分割多重化装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速ディジタル用時分割多重化装置に関
し、特に伝送効率の向上と遅延時間の短縮が可能な高速
ディジタルデータ伝送用の時分割多重化装置に関するも
のである。 〔従来技術〕 ディジタルデータ伝送方式における多重化方式として
は、CCITT勧告のX.50によるオクテット多重化方式、お
よびビットインタリーブ方式が代表的である。 （ｉ）このうち、オクテット多重化方式は、 （イ）各チャネルの信号をオクテット（８ビット）単位
に多重化する。（ロ）64Kbit/sの階梯（０次群）を設け
た〔ベアラ信号〕→〔64Kbit/s〕→〔1.544Mbit/s〕の
２段階多重化である。 （ハ）64Kbit/sおよび64Kユニバーサル信号に対して
は、ビット位相を64KHz局内統一位相に、オクテット位
相を8KHz局内統一位相に同期化する（オクテット位相同
期）。 （ニ）フレーム構成としては、193ビットを基本周期
として、１ビットの同期パターンを125μｓ当り193ビッ
トの第１ビットに配置した２分マルチフレーム構成（勧
告G.704）、20オクテット（160ビット）で400Hzを基
本周期とし、各オクテットの第１ビットに勧告X.50の20
マルチフレームパターンを配置した０次群フレーム構
成、パルス速度を64Kbit/sとし、nKbit/sのベアラ信
号のとき、ベアラ信号を64/n回だけオクテット単位で繰
り返す64Kbit/sユニバーサル形式、および６ビットの
データビットと２ビットの識別ビットからなるベアラフ
レーム構成がある。 第５図は、オクテット多重化方式を説明する図であ
る。 データ端末から送信された入力信号51は、送信タイミ
ングでサンプリングしたのち、ベアラ速度へ処理され、
ベアラ信号52として以後は処理される。８ビットを６ビ
ットの群に変換して、20マルチフレームに処理される。
各フレームの先頭と終端にF,Sの各１ビットを付加し
て、ベアラフレーム構成のフォーマットにフォーマット
変換される。Ｓは通信・非通信の区別を行うステータス
ビット、Ｆは両者の識別を行うフレームビットである。
次に、64Kbit/sに多重化された後（53）、1.544Mbit/s
のHD回線速度に多重化され（54）、２段階の多重化が行
われる。 しかし、処理52では、ベアラ速度への処理を行うた
め、６ビットにつきＦビットとＳビットの２ビットが挿
入される。HD回線速度のフレームで同期がとれていれ
ば、この部分での同期は不要である。 また、処理53では、64Kbpsへフル多重化できない場
合には、伝送ロスが生じる。64Kbps単位に処理するた
め、次段の処理と合わせて２段階の多重化処理となる。
音声とデータ信号は個別の64Kbsタイムスロットのた
めに64Kbs内への混在は不可能である。 さらに、処理54では、２段階の多重化で装置が複雑化
している。 （ii）次に、ビットインタリーブ多重化方式は、各チャ
ネルに対して個々のビットを割り付けて、交互にタイム
スロット上に配置していく方法を用いる。この方式は、
第６図に示すように、前述の方式に比べてベアラ信号処
理がない部分だけ処理か少なくてすむが、8/6速度処理
により64Kbps単位に多重処理を行った後（62）、HD回線
速度への多重化（63）を行うのは、前述の方式と同じで
ある。 この方式では、処理62において、64Kbpsにフル多重化
できない場合には伝送ロスが生じる。また、処理63で
は、HD回線速度へは２回の多重化階梯が必要であるた
め、装置が複雑化して高価となる。PCM24伝送方式に代
表される音声ディジタル通信の場合、音声１チャネルを
64Kbsで伝送している。また、選択信号は、６マルチフ
レームごとに音声ディジタル信号のLSBのタイムスロッ
トに１ビット挿入して伝送する。 〔発明が解決しようとする問題点〕 このように、オクテット多重方式は、８ビット単位で
多重化され、X.50によるフレームを採用しているため、
伝送効率が低い。また、データ処理単位が64Kbpsである
ため、分割損が多くなるという問題がある。ビットイン
タリーブ多重化方式は、各チャネルに対して個々のビッ
トを割り付け、交互にタイムスロット上に配置していく
ため、伝送効率は高くなるが、装置は複雑化し、高価と
なる。また、伝送品質上においても、遅延時間が増大
し、運用管理も複雑になるという問題がある。 本発明の目的は、これら従来のオクテット多重および
ビットインタリーブ多重方式の問題点を改善し、音声と
データ・映像信号の高効率伝送が可能であり、装置の簡
易化、経済化が可能であり、かつ装置の伝送遅延時間を
短縮することが可能な高速ディジタル用時分割多重化方
式を提供することにある。 〔問題を解するための手段〕 上記目的を達成するため、本発明の高速ディジタル用
時分割多重化方式は、構内交換機に接続された音声チャ
ネル装置と、上記両チャネル装置にバスラインを介して
接続され、かつマルチフレームの同期をとるためのフレ
ームビットおよび状態を示すステータスビットを、それ
ぞれ必要なときにのみ該マルチフレームの中のフレーム
を用いて、高速ディジタル回線に送信する際に、または
該高速ディジタル回線から受信する際に集中配置し、通
常は該フレームビットおよびステータスビットを配置す
ることなく多重処理するとともに、音声とデータ信号を
一括混在して多重処理する多重化制御装置と、該多重化
制御装置に接続され、他方を高速ディジタル回線に接続
された高速インタフェース装置とを有し、 該多重化制御装置は、装置内部で使用するためのクロ
ックを発生するクロック発生手段と、該クロックを計数
し、計数した値をアドレスとしてコントロールメモリに
入力することにより、該マルチフレームの論理アドレス
を発生させるアドレスカウンタと、上記フレームビット
を集中配置させたマルチフレーム同期パターンを発生す
るパターン発生手段と、送信側では、該マルチフレーム
同期パターンを上記チャネル装置からデータまたはステ
ータス信号とともに入力し、速度変換を行って上記高速
インタフェース装置へ送出し、受信側では、該高速イン
タフェース装置から入力した受信データを速度変換して
上記チャネル装置に供給する速度変換手段とを具備した
ことを特徴としている。 〔作用〕 本発明においては、従来のベアラフレーム構成時に付
加していたＦビットとＳビットを、不要のときには伝送
せずに、また必要なときには一括して６ビット単位で多
重化し、これにより６ビット単位の多重化を行う（以
下、６ビットゼグテット多重方式と呼ぶ）。これによ
り、高効率の伝送が可能となる。従来の方式では、ベア
ラ速度への処理時に８ビットオクテット多重方式を用い
ているが、本発明では、６ビットゼグテット多重方式と
して、Ｆビット,Sビットは必要時のみ伝送する。また、
従来の多重化処理単位は、64Kbpsであるのに対し、本発
明では、192Kbpsの処理単位としており、これにより高
効率伝送を実現する。さらに、従来の方式では、音声・
データ信号が別個の64Kbsタイムスロットであるため、6
4Kbs内にこれらを混在させて伝送することはできなかっ
たが、本発明では、これらを混在させることができる。 〔実施例〕 以下、本発明の実施例を、図面により詳細に説明す
る。 第１図は、本発明の一実施例を示す高速ディジタル用
時分割多重化装置のブロック図である。 第１図では、実線が信号（データ）の伝送線、破線が
制御線、太い実線がデータバス、太い破線がバス上の制
御線を、それぞれ表わしている。破線で囲まれた装置20
が、高速ディジタル用時分割多重化装置である。高速デ
ィジタル回線HDに接続されている回線終端装置６と高速
ディジタルインタフェース盤２とは、各々インタフェー
スのやり取りを行う。多重変換制御部１は、低速データ
チャネル盤３、中高速データチャネル盤４および音声チ
ャネル盤５とバスライン形式で接続され、バスラインの
構成は、送信データバス（TX・HW）、受信データバス
（RX・HW）、クロック、タイムスロット捕捉・開放信
号、マルチフレーム論理アドレス信号、ストローブ信
号、データ・ステータス指定信号からなる。 チャネル盤からの送信データまたはステータス信号は
送信データバスに送出され、多重化制御装置に入力され
る。 多重化制御装置からの受信データまたはステータス信
号は受信データバスに送出され、各チャネル盤に入力さ
れる。 送信データバスの信号は、高速ディジタル回線に送出
するフォーマットと同じ、すなわち第４図で示すMFNO.
o、CH No.1のBit No.0から始まりCH No.141のBit No.47
まで48bitを送出し、以降MFNo.1からMFNo.19までそれぞ
れ48bitづつ多重化制御装置からの制御にもとづいて各
チャネル盤から多重化制御装置に送出される。 受信データバスの信号は、高速ディジタル回線から入
力するフォーマットと同じ、すなわち第４図で示すMFN
o.0、CH No.1のBit No.0から始まりCH No.14のBit No.4
7までの48bitを送出し、以降、MFNo.1からMFNo.19まで
それぞれ48bitづつ多重化制御装置からチャネル盤に向
けて送出される。 低速データ端末７、中高速データ端末８または構内交
換機９から送られてきた信号は、それぞれ各チャネル盤
3,4,5でチャネル収容タイムスロットに対応した信号に
変換／逆変換されて、多重変換制御部１との信号の送受
を行う。多重変換制御部１で多重化された信号は、高速
ディジタルインタフェース盤２において高速ディジタル
回線HDの伝送フォーマットに変換され、回線終端装置６
に送出される。また、回線終端装置６からの受信データ
は、高速ディジタルインタフェース盤２で受信される
と、網同期クロックの再生が行われるとともに、例えば
高速ディジタル信号が1544kb/sかつ伝送するデータ信号
が384kb/sの場合には、1664kb/sのアイドル信号を付加
し、処理の容易な8kb/s＊2⁸＝2048kb/sに変換して高速
ディジタルインタフェース盤２から多重変換制御部１に
データ信号を送出する。 再生された網同期クロック1544kHzは、クロック発生
器12に入力され、このクロックと同期の取れた8kHz＊2ⁿ
（ｎ＝8:2048kHz,n＝0:8kHz,n＝6:512kHz）のクロック
を各部に供給する。なお、11は装置内の各部を制御する
中央処理装置（CPU）である。 第２図は、第１図における多重変換制御部の詳細ブロ
ック図であり、第４図は、高速ディジタル回線上の384k
b/sのフォーマット図である。 装置を経済的・簡易に構成するためには、装置内部で
利用するクロックは、例えば8kHz＊193＝1544kHzより
も、8kHz＊2⁸＝2048kHzを基準として２の整数倍の比率
で分周した1024kHz、512kHzを利用することが192kHz＊
２＝384kHzを使用するようも得策である。 多重変換制御部１では、512kb/sまでの情報を処理で
きるが、初めの384kb/sまで処理し、以降の512kb/sまで
の情報128kb/sはアイドル信号として処理する（ないし
処理しない）。 多重変換制御部１は、送信系（ａ）と受信系（ｂ）と
から構成され、高速ディジタルインタフェース盤２より
8KHz,2MHzのクロックを受信し、内部で使用するクロッ
クをクロック部１−２で作成する。 送信系（ａ）におけるアドレスカウンタ１−３は、10
24KHzのクロックで24×20×２を計数する（すなわち、
第４図の前半のビットNo.0〜23の24ビット、マルチフレ
ームNo.0〜19の20回、および後半のビットNo.24〜47の
分を２倍、をそれぞれ乗算したクロック数である）。こ
のカウンタ１−３の出力は、コントロールメモリ１−４
のアドレス入力に接続される。コントロールメモリ１−
４の低速データ多重変換に係る出力は、タイムスロット
６ビットごとにタイムスロットの開始および終了を示す
コードと、マルチフレーム論理アドレスと、低速データ
チャネル盤３内のＳ−P,P−Ｓ変換に必要となるストロ
ーブタイミングコードと、データまたはステータスを識
別するための制御コードから成る。アドレス変換器メモ
リ１−７は、上記論理アドレスを、各チャネル盤の実施
されているシェルフの物理アドレスに変換する。従っ
て、例えば、9.6Kb/sのデータをタイムスロット上に割
り付ける場合、第４図に示すフォーマット構成のチャネ
ル番号2,7,12および17のコードを、この多重変換制御部
１で同一の物理アドレスに指定すればよい。すなわち、
8Kb/sのデータを20回繰り返すと、１回当りの速度は400
bpsであるが、9.6Kb/sのデータでは、１回当りの速度は
480bpsであるため、１タイムスロットを５ビットずつ送
出しても同一速度となり、従って、5MFごとの任意の番
号2,7,12,17を指定する。 ８ビットオクテット多重化方式におけるフレームビッ
トは20マルチフレーム同期を確立するための信号である
が、本発明においては、このフレームビットを６ビット
ゼクテットタイムスロットに集中したものをマルチフレ
ーム同期パターン（MF同期パターン）と称する。例え
ば、第４図に示すフォーマット構成のチャネル番号１お
よび11でMF同期パターンを伝送する場合、コントロール
メモリ１−４からの制御コードおよびアドレス変換メモ
リ１−７からの信号をマルチフレーム同期パターン発生
部１−５に入力すると、同期パターン発生部１−５では
該当チャネルのBitNo.0から５までのタイムスロットで
順次にマルチフレーム同期パターンを送出することによ
りフレームビットを集中配置している。 このMF同期パターンは、多重変換制御部１から各チャ
ネル盤3,4,5に送出した制御信号により多重変換された
データまたはステータス信号とORゲート１−６で合成さ
れ、512K/2Mスピード変換部１−１により、高速ディジ
タルインタフェース盤２へ2MHzの信号として送出され
る。 受信系（ｂ）においては、受信フレームがMF同期検出
回路１−13に入力すると、MF同期検出回路１−13により
MF同期が確立され、20MFの基準位相である400Hzをアド
レスカウンタ１−９に供給することにより、400Hzごと
にこのカウンタ１−９をリセットする。アドレスカウン
タ１−９は、クロック部１−８から供給される1024KHz
のクロックにより計数動作を行う。このカウンタ１−９
の出力は、コントロールメモリ１−10に加えられ、コン
トロールメモリ１−10の出力は、前述の送信系（ａ）と
同じように、タイムスロット制御コード、ストローブタ
イミングコード、データステータス識別コード、および
マルチフレーム論理アドレスから成る。アドレス変換メ
モリ１−11は、マルチフレーム論理アドレスを物理アド
レスに変換するが、その制御方法は送信系（ａ）と同じ
である。また、高速ディジタルインタフェース盤２から
入力した受信データは、2M/512Kスピード変換部１−12
によりスピード変換され、各種チャネル盤3,4,5に供給
される。 なお、第４図において、Bit No.は伝送路に送出する
ビットの番号であり、TS No.はタイムスロット番号であ
る。384Kb/sのフォーマット構成の場合、１タイムスロ
ットに６ビットずつ、８タイムスロット送出することに
より、各チャネル番号のデータを送出する。各タイムス
ロットごとの矢印で示すように、チャネル番号１〜20の
データは１番のタイムスロット、チャネル番号21〜40の
データは２番タイムスロット、チャネル番号41〜60のデ
ータは３番のタイムスロット、チャネル番号61〜80のデ
ータは４番のタイムスロット、チャネル番号81〜100の
データは５番のタイムスロット、・・・・でそれぞれ送
出される。384Kb/s帯域のつまり１ビット当り8Kbsの速
度では、第４図に示すように、タイムスロットル当り６
ビット、例えばチャネル番号2,22,42,62,82〜141が含ま
れるマルチフレーム番号１のタイミングで送出される。
前述のように、9.6Kb/sのデータの場合には、例えば20
マルチフレーム当り４チャネル分のデータが送出され
る。 第７図は、本発明の他の実施例を示す高速ディジタル
回線上の384kb/sのフォーマット図である。 コントロールメモリ１−４のビットNo.42〜47に対応
する部分は、第７図に示すように、各ビットとに20マル
チフレーム分全てが同じチャネル番号（CH・No.）とし
ている。例えば、16kb/s圧縮音声をタイムスロット上の
ビットNo.42,43に割り当てる場合、第７図で示すフォー
マット構成例のチャネル番号141および142のコードをア
ドレスとして指定するアドレス変換メモリ１−７のデー
タを同一の前記物理アドレスに指定すればよい。 第３図は、第１図における低速チャネル盤のブロック
図である。 低速チャネル盤３は、送信部3aと受信部3bとから構成
される。送信部3aは、主として直並列変換回路３−２と
並直列変換回路３−３と制御信号復号回路３−５から構
成され、受信部3bは、主として並直列変換回路３−９と
直並列変換回路３−10とステータスラッチ３−13から構
成される。 送信部3aにおいて、低速データ端末７から送出される
低速データは、バッファ回路３−１を通って直並列変換
回路３−２の入力に加えられる。また、制御信号である
RS信号は、バッファ回路３−６を通ってゲート回路３−
７に加えられる。一方、多重変換制御部１から送出され
た制御信号により、自己パッケージの物理アドレスが入
力されたことを、例えばディジタルコンパレータを使用
して識別し、制御信号復号回路３−５から出力されるス
トローブ信号（STB）により、並直列変換回路３−３に
直並列変換回路３−２からの出力を並列にロードする。
同じように、制御信号復号回路３−５から出力されるゲ
ート制御信号により、指定されたタイムスロット中ゲー
ト３−４を開き、並直列変換回路３−３から多重変換制
御部１に対して512Kb/sに多重変換されたデータを送出
する（TXoHW）。ゲート３−７は、指定されたステータ
ス送出用タイムスロット１ビット分だけ開き、RS信号が
512Kb/sに多重変換されてデータ信号と同じように多重
変換制御部１に送出される。 受信部3bにおいては、多重変換器制御部１から送出さ
れた512Kb/s多重変換データ信号をバッファ回路３−11
で受信し、直並列変換回路３−10およびステータスラッ
チ３−13に入力する。また、制御信号復号回路３−５か
ら出力されたストローブ信号STBにより、多重変換デー
タ信号が並直列変換回路３−９にもパラレルロードされ
るので、並直列変換回路３−９は低速データスピードに
よりシリアルに出力し、バッファ回路３−８を経由して
低速データ端末７にデータを送出する。また、ステータ
スは、ステータスラッチ３−13の出力からバッファ回路
３−12を経由して、低速データ端末７のCD信号として送
出される。 このように、本実施例においては、従来の方式に比較
して、低速データ信号およびステータス信号を、多重変
換制御部１からの多重変換制御信号のバス供給方式によ
り512Kb/sの多重化を直接行うため、チャネル盤3,4,5の
構成が簡単となる。また、データ信号、ステータス信号
の付加制御が可能となり、基本形では192Kb/sである
が、192Kb/s×ｎ（ｎ＝1,2,3〜８）までの回線速度に対
して、先頭の48Kb/sタイムスロットにMF同期パターンを
挿入することにより、以降の48Kb/sの各チャネルのマル
チフレームが確立される。これにより、例えば、RS−CD
制御を行わず、ｎ＝８とした場合、すなわち1.536Mb/s
帯域の伝送効率は、次のようになる。 伝送効率＝（収容端末データ速度の合計）／（高速デ
ィジタル回線速度）＝（1536−4.8）/1536＝0.99 1536k
b/sのデータを処理する場合、 チャネル盤を接続した多重化制御装置を更に３台の高
速ディジタルインタフェース盤２に接続すればよい。こ
の場合、高速ディジタルインタフェース盤２は、多重化
制御装置とのインタフェース３本を備え、送信側は2048
b/s信号合計４本から伝送すべきそれぞれのデータ信号3
84kb/sを選択し、1536kb/sに多重化する回路を実装する
ことで可能となる。 受信側は、受信データ信号1536kb/sをそれぞれ384kb/
sに分離する回路を備え、1664kb/sのアイドル信号を付
加し、2048kb/sに変換して高速ディジタルインタフェー
ス盤２から多重変換制御部１にデータ信号を送出する。 この値から明らかなように、本実施例では、伝送遅延
時間が少なく、かつフレキシビリティの高い高効率伝送
が可能な高速ディジタル多重化変換装置を実現できる。 そして、本実施例においては、多重化処理単位として
データ信号に対して必要な場合にのみＦビット、Ｓビッ
ト送信処理を施し、音声とデータを一括して多重処理す
るので、次ののような効果を奏する。音声とデ
ータ・映像信号の効率的伝送が可能となる。すなわち、
１フレーム単位に必ずＦビットとＳビットを挿入してい
た従来の方式では、60〜75％（例えば、６ビット/8ビッ
ト＝75％）の効率であったのに比較して、本実施例で
は、約99％の伝送効率となり、回線使用料を低減でき
る。つまり、必要なときにのみマルチフレーム単位で１
フレームのみ費してＦビット、Ｓビットを伝送するの
で、殆んどの場合、F,Sビットの伝送が不要となり、音
声とデータ・映像信号の伝送効率が向上するのである。
また、装置の簡易化、経済化が可能である。すなわ
ち、従来の方式では、データチャネルごとにＦビットの
挿入分離回路が必要であったのに対して、本発明では、
送信部、受信部ともにＦビットの挿入分離回路は不要で
あるため、ハードウェアが減少し、多重化制御装置の構
成が簡易化され、低コスト化できる。具体的には、約１
〜２割程度のコスト低下が可能となる。さらに、伝送
遅延時間の短縮が可能である。すなわち、従来の方式の
うちのビット多重方式では、入力データ24ビットをバッ
ファリングして次の20マルチフレームにマッピングする
必要があるため、125μＳ×20＝2.5mSの遅延が発生し、
受信側でも同じ処理で2.5mSの遅延が発生し、合計5.0mS
の遅延が生じる。また、オクテッド多重方式では、入力
データのバッファリングと、F,Sビット付加のための６
→８ビット変換と、最悪待ち合わせにより送信側で1.37
5mSの遅延が、また受信側でも同じく逆変換で1.375mSの
遅延が発生し、合計2.75mSの装置遅延が発生する。これ
に対して、本発明では、送信側で、入力データを６ビッ
トにバッファリングし、指定セグテッドに挿入し、最悪
4MF分待ち合わせし、512Kbs→1.5Mbsに変換するために
1,25mSの遅延が、また受信側で逆変換を行うために1,25
mSの遅延が発生し、合計2.5mSの挿入遅延で済む。従っ
て、伝送遅延時間が軽減されるので、例えばポーリング
処理の高速化、鳴音条件の改善に役立つ。 〔発明の効果〕 以上説明したように、本発明によれば、多重化変換装
置において、192Kbsを多重化処理単位としてデータ信号
に対しＦビット,Sビットを必要に応じて送信する処理を
施こし、音声とデータを一括して処理するので、高効率
伝送が可能で、かつ装置の簡易化、経済化が可能とな
り、しかも装置の伝送遅延時間が短縮されるという効果
がある。

【図面の簡単な説明】 第１図は本発明の一実施例を示す高速ディジタル用時分
割多重変換装置のブロック図、第２図は第１図における
多重変換制御部の詳細ブロック図、第３図は第１図にお
ける低速チャネル盤の一例を示す構成図、第４図は本発
明により384Kbpsのフォーマット構成例を示す図、第５
図は従来のオクテット多重化方式を説明する図、第６図
は従来のビットインタリーブ多重化方式を説明する図、
第７図は本発明の他の実施例を示す384Kbpsのフォーマ
ット構成例の図である。 1:多重変換制御部、2:高速ディジタルインタフェース
盤、3:低速データチャネル盤、4:中高速データチャネル
盤、5:音声チャネル盤、6:ディジタル加入回線装置、7,
8:データ端末装置、9:構内交換機、10:電話機、11:CP
U、12:クロック発生器、１−1,1−12:スピード変換部、
１−2,1−8:クロック部、１−3,1−9:アドレスカウン
タ、１−4,1−10:コントロールメモリ、１−5:マルチフ
レーム同期パターン発生部、１−6:送信ゲート、１−7,
1−11:アドレス変換メモリ、１−13:MF同期検出回路、
３−2,3−10:直並列変換回路、３−3,3−9:並直列変換
回路、３−5:制御信号復号回路、３−13:ステータスラ
ッチ、３−1,3−4,3−6,3−7,3−8,3−11,3−12:バッフ
ァ回路。

フロントページの続き (72)発明者 児玉 充晴 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (72)発明者 山口 千之 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (72)発明者 中川 弘平 神奈川県海老名市上今泉１丁目17番17号 (72)発明者 高田 勝 神奈川県横浜市港北区菊名７丁目３番16 号 大井電気株式会社内 (72)発明者 林 哲夫 神奈川県横浜市港北区菊名７丁目３番16 号 大井電気株式会社内 (56)参考文献 特開 昭62−166628（ＪＰ，Ａ) 特開 昭62−195946（ＪＰ，Ａ) 実開 昭62−71944（ＪＰ，Ｕ)

Claims (1)

1. (57)【特許請求の範囲】 １．端末装置に接続された低速データチャネル装置と、 構内交換機に接続された音声チャネル装置と、 上記両チャネル装置にバスラインを介して接続され、か
   つマルチフレームの同期をとるためのフレームビットお
   よび状態を示すステータスビットを、それぞれ必要なと
   きにのみ該マルチフレームの中の１フレームを用いて、
   高速ディジタル回線に送信する際に、または該高速ディ
   ジタル回線から受信する際に集中配置し、通常は該フレ
   ームビットおよびステータスビットを配置することなく
   多重処理するとともに、音声とデータ信号を一括混在し
   て多重処理する多重化制御装置と、 該多重化制御装置に接続され、他方を高速ディジタル回
   線に接続された高速インタフェース装置とを有し、 該多重化制御装置は、装置内部で使用するためのクロッ
   クを発生するクロック発生手段と、 該クロックを計数し、計数した値をアドレスとしてコン
   トロールメモリに入力することにより、該マルチフレー
   ムの論理アドレスを発生させるアドレスカウンタと、 上記フレームビットを集中配置させたマルチフレーム同
   期パターンを発生するパターン発生手段と、 送信側では、該マルチフレーム同期パターンを上記チャ
   ネル装置からデータまたはステータス信号とともに入力
   し、速度変換を行って上記高速インタフェース装置へ送
   出し、受信側では、該高速インタフェース装置から入力
   した受信データを速度変換して上記チャネル装置に供給
   する速度変換手段と を具備したことを特徴とする高速ディジタル用時分割多
   重化装置。