JPH01208929A - 時分割多重分離化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割多重分離化装置に関し、特に伝送効率
の向上と遅延時間の短縮が可能な時分割多重分離化装置
に関するものである。

〔従来の技術〕

ディジタルデータ伝送方式における多重分離化方式とし
ては、ＣＣＩＴＴ勧告のＸ、５０によるオクテツト多重
化方式およびビットインタリーブ方式が代表的なもので
ある。

（ｉ）このうち、オクテツト多重化方式は。

（イ）各チャネルの信号をオクテツト（８ビット）単位
に多重化する。

（ロ）６４Ｋｂｉｔへの階梯（Ｏ次群）を設けた〔ベア
ラ信号〕から（６４Ｋｂｉｔ／ｓ）多重に、さらに［６
４Ｋ　ｂｉｔ／ｓ］から（１、５４４Ｍｂｉｔ／ｓ）の
ＨＤ回線速度多重に変換する２段階多重化方式である。

（ハ）　６４　Ｋｂｉｔ／ｓおよび６４にユニバーサル
信号に対しては、ビット位相を６４ＫＨｚ局内Ｊｉ−位
相に、オクテツト位相を８ＫＨｚ局内統一位相に、それ
ぞれ同期化する（オクテツト位相同期）。

（ニ）フレーム構成としては、■１９３ビットを基本周
期として、５ビットの同期パターンを第２４オクテツト
（チャネル）に集中配置した一次群フレーム構成、■２
０オクテツト（１６０ビット）で４００Ｈｚを基本周期
とし、各オクテツトの第１ピツトに動用Ｘ、５０の２０
マルチフレームパターンを配置したＯ次群フレーム構成
、■パルス速度を６４　Ｋｂｉｔ八とし、ｎ　Ｋｂｉｔ
／ｓのベアラ信号のとき、ベアラ信号を６４／ｎ回だけ
オクテツト単位で繰り返す６４　Ｋｂｉｔ／ｓユニバー
サル形式、および■６ビットのデータビットと２ビット
の識別ビットからなるベアラフレーム構成がある。

第８図は、オクテツト多重化方式を説明する図である。

加入者宅の端末から送信された入力信号８１は、多点サ
ンプリングでベアラ速度に処理され、ベアラ信号８２と
して以後は処理される。８ビットを６ビットの群に変換
して、５０マルチフレームに処理される。すなわち、第
８図の下方に示すように、各フレームの先頭と終端にＦ
、Ｓの各１ビットを付加して、ベアラフレーム構成のフ
ォーマットにフォーマット変換される。Ｓは通信・非通
信の区別を行うステータスビット、Ｆは両者の識別を行
うフレームビットである。次に、６４　Ｋ　ｂｉｔ／ｓ
に多重化された後（８３）、１　、５４４　Ｍｂｉｔ／
ｓのＨＤ回線速度に多重化され（８４）、２段階の多重
化が行われる。

しかし、処理８２では、ベアラ速度への処理を行うため
、６ビットにつき２ビット不要なビットが挿入される。

ＨＤ回線速度のフレームで同期がとれていれば、この部
分での同期は不要である。

また、処理８３では、■６４　Ｋｂｉｔ／ｓにフル多重
化できない場合には、伝送ロスが発生する。■６４　Ｋ
ｂｉｔ／ｓ単位に処理するため、次段の処理と合わせて
２段階の多重化処理となる。■音声とデータ信号は別シ
ェルフのために混在は不可能である。

さらに、処理８４では、２段階の多重化で装置が複雑化
している。

（ｉｉ）次に、ビットインタリーブ多重化方式は、各チ
ャネルに対して個々のビットを割り付けて、交互にタイ
ムスロット上に配置していく方法を用いる。この方式は
、第９図に示すように、前述の方式に比べてベアラ信号
処理がない部分だけ処理が少なくてすむが、多点サンプ
リング処理により６４　Ｋｂｉｔ／ｓ単位に多重処理を
行った後（９２）、ＨＤ回線速度への多重化（９３）を
行うのは、前述の方式と同じである。

この方式では、処理９２において、６４Ｋｂｉｔ／ｓに
フル多重化できない場合には伝送ロスが生じる。

また、処理９３では、ＨＤ回線速度には２回の多重化階
梯が必要であるため、装置が複雑化して高価となる。

このように、オクテツト多重方式は、８ビット単位で多
重化され、Ｘ、５０によるフレームを採用しているため
、伝送効率が低い。また、データ処理単位が６４　Ｋｂ
ｉｔ／ｓであるため、分割損が多くなるという問題があ
る。

次に、ピットインタリーブ多重化方式は、各チャネルに
対して個々のビットを割り付け、交互にタイムスロット
上に配置してくため、伝送効率は高くなるが、装置は複
雑化し、高価となる。また、伝送品質上においても、遅
延時間が増大し、運用管理も複雑になるという問題があ
る。

次に、本願発明者等は、本出願に先立って、上記オクテ
ツト多重、およびビットインタリーブ多重の各方式の問
題点を改善し、小型でかつ音声とデータ、映像信号の高
効率伝送が可能であり、しかも伝送遅延時間が小さく、
運用管理が容易な高速ディジタル用時分割多重化方式を
提案した（特願昭６２−２６６９１３号明ＩＩｌ書とり
面参照）。

この方式は、６ビット単位で多重化を行う６ビットゼグ
テツト多重方式である。６ビットゼグテツト多重方式は
、端末装置に接続された低速データチャネル装置、中高
速データチャネル装置、および構内交換機に接続された
音声チャネル装置と、各チャネル装置にバスラインを介
して接続された多重分離化制御装置と、この多重分離化
制御装置に接続され、かつ他方を高速ディジタル回線に
接続された高速インタフェース装置とを具備している。

さらに、上記多重分離化制御装置は、内部で使用するク
ロックを発生するクロック発生回路と、このクロックを
計数した値を種々の制御コードを出力するコントロール
メモリにアドレスとして入力するアドレスカウンタと、
マルチフレーム同期パターンを発生するパターン発生回
路と、このマルチフレーム同期パターンを上記チャネル
装置あるいは高速インタフェース装置からのデータまた
はステータス信号とともに入力して、速度変換を行い、
逆方向に送出する速度変換回路とを具備し、フレームビ
ット、ステータスビットは必要に応じて伝送し、かつ音
声とデータ信号を混在させて多重処理する。

６ビットゼグテツト多重方式では、ベアラフレーム構成
時に付加していたＦビットとＳビットを、不要のときに
は伝送せずに、また必要なときには一括して６ビット単
位で多重化し、これにより６ビット単位の多重化を行う
。この結果、高効率の伝送が可能となる。なお、ベアラ
速度への処理時に８ビットオクテツト多重方式を用いて
いるが、この方式では、６ビットゼグテツト多重方式と
して、Ｆビット、Ｓビットは必要時のみ伝送する。

また、オクテツト、ビットインタリーブの各多重方式の
多重化処理単位は、６４　Ｋｂｉｔ／ｓであるのに対し
て、この方式の多重化処理単位は１９２Ｋｂｉｔ／ｓで
あり、これによって高効率伝送を実現している。さらに
、オクテツト、ピットインタリーブの各多重方式では、
音声・データ信号が別個のシェルフであるため、６４　
Ｋｂｉｔ／ｓ内にこれらを混在させることができなかっ
たが、６ビットゼグテツト多重方式では、これらを混在
させることができる。

第１０図は、ゼグテット多重多重方式を説明する図であ
る。

第１０図に示すように、加入者宅の端末から送信された
入力信号１０１は、オクテツト多重方式におけるＦビッ
ト、Ｓビットを必要時のみ伝送し、１９２　Ｋｂｉｔ／
ｓを処理単位としており、６ビット単位で多重化され（
１０２）、１　、５４４　Ｍｂｉｔ／ｓのＨＤ回線速度
に多重化される（１０３）。

第１１図は、第１０図における６ビットゼグテツト多重
方式による３　８４　Ｋｂｉｔ／ｓのフォーマット構成
例を示す図である。

第１１図において、Ｂｉｔ　Ｎｏ、は伝送路を退出する
ビットの番号であり、ＴＳ　　Ｎｏ、はタイムスロット
番号である。　３８４　Ｋｂｉｔ／ｓのフォーマット構
成の場合、１タイムスロツトに６ビットずつ、８タイム
スロツト送出することにより、各チャネル番号ＣＨＮｏ
のデータを送出する。すなわち、各タイムスロットごと
の矢印で示すように、チャネル番号１〜２０のデータは
１番のタイムスロット、チャネル番号２１〜４０のデー
タは２番のタイムスロット、チャネル番号４１〜６０の
データは３番のタイムスロット、チャネル番号６１〜８
０のデータは４番のタイムスロット、チャネル番号８１
〜１００のデータは５番のタイムスロット、・・・・・
・・でそれぞれ送出される。３８４　Ｋｂｉｔ／ｓ）ま
り１ビット当り８　Ｋｂｉｔ／ｓの速度では、第１１図
に示すように、タイムスロット当り６ビット、例えばチ
ャネル番号３〜８が含まれるマルチフレーム番号２〜７
ＭＦの各チャネルデータが同一のタイムスロットで送出
される。従って、例えば、９　、６　Ｋｂｉｔ／ｓのデ
ータをタイムスロット上に割り付ける場合、第１１図に
示すフォーマット構成のチャネル番号２，７．１２およ
び１７を、この多重変換制御部で同一の物理アドレスに
指定する。すなわち、８　Ｋｂｉｔ／ｓのデータを２０
回繰り返すと、１回当りの速度は４００ｂｉｔ／ｓであ
るが、９　、６　Ｋｂｉｔ／ｓのデータでも、１回当り
の速度は４００ｂｉｔ八であるため、１タイムスロツト
を６ビットずつ送出しても、同一速度となり、従って、
５ＭＦごとの任意の番号２，７，１２．１７を指定する
。これによって、各チャネルデータは同一のタイムスロ
ットで送出される。データと音声とを混在させて多重化
する場合には１例えば。

８タイムスロツトのうちの最後の１〜２タイムスロツ１
〜のみを音声、中高速データ用として使用する。これら
により、オクテツト多重方式およびピットインタリーブ
多重方式式の問題点を改善して、伝送効率の向上を計っ
ている。

しかし、１９２Ｋｂｉｔ八を処理単位としており、１９
２　Ｋｂｉｔ／ｓ内に低速データ（２、４Ｋｂｉｔ／ｓ
系）と中高速データ（８Ｋｂｉｔ／ｓ系）、音声データ
（８Ｋｂｉｔ／ｓ系）を混在多重化した場合には、伝送
効率の低下を招くおそれが生じる。これを、第１２図で
説明する。

第１２図は、１６　Ｋｂｉｔ／ｓの音声を１チヤネル収
容した場合のフレーム内の各タイムスロットの速度タイ
ムチャートである。

第１２図では、４タイムスロツトの最後のみを音声のた
めのタイムスロットとして用い、残りの３タイムスロツ
トを低速データおよび中高速デー　　　゛りの伝送に用
いている。この例のように、低速データと中高速データ
と音声とを混在多重化したときには、６ビットゼグテツ
ト多重タイムスロット４８　Ｋｂｉｔ／ｓを割付けるこ
とになり、第１２図の斜線部分のタイムスロット３２　
Ｋｂｉｔ／ｓ　内に低速データ（２，４ｋｂｉｔ／ｓ系
）を割付けすることができないため、空白が生じて、伝
送効率が低下する。

〔発明が解決しようとする課題〕

このように、オクテツト多重方式は８ビット単位で多重
化され、ＣＣＩＴＴ勧告のＸ、５０によるフレームを採
用しているため、伝送効率が低い上に、データ処理単位
が６４　Ｋｂｉｔ／ｓであるため、分割損が多くなる。

また、ビットインタリーブ多重方式は、各チャネルに対
して個々のビットを割り付け、交互にタイムスロット上
に配置していくため、伝送効率は高くなるが、装置が複
雑化し、高価となる上に、伝送品質においても、遅延時
間が増大し、運用管理も複雑となる。

さらに、従来の６ビットゼグテツト多重方式は、オクテ
ツト多重方式やピットインタリーブ多重方式の問題点は
改善されているが、４８　Ｋｂｉｔ／ｓ単位内に低速デ
ータ（２，４Ｋｂｉｔｈ系）と中高速データ（８Ｋｂｉ
ｔ／ｓ系）と音声データ（８Ｋｂｉｔ／ｓ系）とを混合
多重ができないため、伝送効率の低下を来たす。従って
、これらを改善する課題が生じている。

本発明の目的は、このような従来の課題を解決し、ゼグ
テット多重方式において、　４８　Ｋｂｉｔ／ｓ未満の
タイムスロットに低速データ（２，４Ｋｂｉｔ／Ｓ系）
を割付けることを可能にして、高効率伝送を行い、かつ
伝送遅延時間が小さく、運用管理が簡単な時分割多重分
離化方式を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明の時分割多重分離化方
式は、端末装置に接続された低速データチャネル装置お
よび中高速データチャネル装置と。

構内交換機に接続された音声データチャネル装置と、各
チャネル装置にバスラインを介して接続された多重分離
化制御装置と、該多重分離化制御装置に接続され、他方
を高速ディジタル回線に接続された高速インタフェース
装置とを有し、該多重分離化制御装置は、内部で使用す
るためのクロックを発生するクロック発生手段と、該ク
ロックを計数し、計数した値を種々の制御コードを出力
するコントロールメモリにアドレスとして入力するアド
レスカウンタと、マルチフレーム同期パターンを発生す
るパターン発生手段と、該マルチフレーム同期パターン
を上記チャネル装置あるいは高速インタフェース装置か
らのデータまたはステータス信号とともに入力して、速
度変換およびフレームフォーマット変換ならびにタイム
スロット再配置を行い、逆方向に送出する速度変換手段
とを具備し、ステータスビットは必要に応じて伝送し、
かつ音声とデータ信号とを混在させて多重分離処理する
ことに特徴がある。

〔作　　用〕

本発明においては、各チャネルに共通するマルチ同期フ
レームパターンを１個使用し、Ｓビットが不要な時には
これを伝送せず、必要な時には一括して６ビット単位で
多重化して６ビットゼグテツト多重化方式とし、４８　
Ｋｂｉｔ／ｓ未満のタイムスロット内にて低速データ（
２，４Ｋｂｉｔ／ｓ系）と中高速データ、音声データ（
８Ｋｂｉｔ／ｓ系）との混合多重処理を行うとともに、
バスライン形式を用いることにより、小型で高効率伝送
を可能にし、かつ伝送遅延時間を小さくし、しかも運用
管理を簡単にしている。

すなわち、従来の６ビットゼグテツト多重方式では、低
速データ多重化処理は基本単位を４８Ｋｂｉｔ／ｓとし
て、　１９２　Ｋｂｉｔ／ｓ内に４８　Ｋｂｉｔ／５Ｘ
ｎ（ｎ＝１．２．３）を収容するという制約条件があっ
た。しかし、本発明においては、　４８　Ｋｂｉｔ／ｓ
未満のタイムスロット内に低速データ（２，４Ｋｂｉｔ
／ｓ系）と中高速データ、音声データ（８Ｋｂｉｔ／ｓ
系）の混在収容を可能にしているため、いかなるデータ
を収容しても、高効率伝送が実現できる。

〔実施例〕

以下、本発明の実施例を、図面により詳細に説明する。

第１図は、本発明の一実施例を示す時分割多重分離化装
置のブロック図である。

第１図では、実線が信号（データ）の伝送線、破線が制
御線、太い破線がバス上の制御線を、それぞれ表わして
いる。破線で囲まれた装置２０が、時分割多重分離化装
置である。高速ディジタル回線ＨＤに接続されている回
線終端装置６と高速ディジタルインタフェース盤２とは
、各々のインタフェースのやり取りを行う。低速データ
チャネル盤３、中高速データチャネル盤５とバスライン
形式でそれぞれ接続された低速データ端末７、中高速デ
ータ端末８および構成交換機９から送られてきた信号は
、それぞれ各チャネル盤３，４，５でチャネル収容タイ
ムスロットに対応した信号に変換／逆変換されて、多重
変換制御部１との信号の送受を行う。多重変換制御部１
で多重化された信号は、高速ディジタルインタフェース
盤２において高速ディジタル回線ＨＤの伝送フォーマッ
トに変換され、回線終端装置６に送出される。また、回
線終端装置６からの受信データは、高速ディジタルイン
タフェース盤２で受信されると、ここで網同期クロック
の再生が行われ、クロック発生器１２からこのクロック
を装置内の各部に供給するとともに、高速ディジタルイ
ンタフェース盤２から多重変換制御部１にデータ信号を
送出する。なお、１１は装置内の各部を制御する中央処
理装置（ＣＰＵ）である。

第２図は、第１図における多重変換制御部の詳細ブロッ
ク図であり、第４図は１９２　Ｋｂｉｔ／ｓの低速チャ
ネル盤側ゼグテットマルチフレーム構成を示す図である
。なお、第４図において、ＢｉｔＮｏ、は多重化低速側
バスの送信受信系におけるビット番号であり、ＴＳ　　
Ｎｏ、はタイムスロットの番号である。

多重変換制御部１は、送信系（ａ）と受信系（ｂ）とか
ら構成され、高速ディジタルインタフェース盤２より８
ＫＨｚ、２ＭＨｚのクロックを受信し、内部で使用する
クロックをクロック部１−４で作成する。

送信系（ａ）におけるアドレスカウンタ１−５は。

１０２４ＫＨｚのクロックで２４Ｘ２０を計数する（す
なわち、第４図のビットＮ０００〜２３の２４ビット、
マルチフレームＮｏ、Ｏ〜１９の２０回、をそれぞれ乗
算したクロック数である）。このカウンタ１−５の出力
は、コントロールメモリ１−６のアドレス入力に接続さ
れる。コントロールメモリ１−６の出力は、タイムスロ
ット６ビットごとにタイムスロットの開始および終了を
示すコードと、マルチフレーム論理アドレスと、低速デ
ータチャネル盤３内のｓ−ｐ、ｐ−ｓ変換に必要となる
ストローブタイミングコードと、データまたはステータ
スを識別するための制御コードからなる。アドレス変換
メモリ１−７は、上記論理アドレスを、各チャネル盤の
実施されているシェルフの物理アドレスに変換する。従
って、例えば。

９　、６　Ｋｂｉｔ／ｓのデータをタイムスロット上に
割り付ける場合、第４図に示すフォーマット構成のチャ
ネル番号２，７．１２および１７を、この多重変換制御
部１で同一の物理アドレスに指定すればよい。すなわち
、８　Ｋｂｉｔ／ｓのデータを２０回繰り返すと、１回
当りの速度は４００　ｂｉｔ／ｓであるが、９．６Ｋｂ
ｉｔへのデータでも、１回当りの速度は４００ｂｉｔ／
ｓであるため、１タイムスロツトを６ビットずつ送出し
ても同一速度となり、従って、５ＭＦごとの任意の番号
２，７，１２．１７を指定する。

また、ＭＦ同期パターンは、マルチフレーム同期パター
ン発生部１−３により８ＫＨｚの周期で発生させる。低
速データの合計が４８　Ｋｂｉｔ／ｓ未満のゼグテット
タイムスロットのデータ信号は、Ｆコンバータ１−２に
入力されて、ビット幅が圧縮された後、タイムスロット
インタチェンジ（以下、ＴＳＩと略記する）１−１に入
力される。

第６図は、第２図におけるＦコンバータのビット幅圧縮
操作方法を示す図である。

ここでは、低速データの合計が２４　Ｋｂｉｔ／ｓの場
合を示す。すなわち、６ビットゼグテツトマルチフレー
ムが８　Ｋｂｉｔ／ｓの３タイムスロツトに圧縮された
可変マルチフレームである。第６図の場合、６ビットゼ
グテツトマルチフレームのＭＦ番号０の６ビットは可変
マルチフレームのＭＦ番号０の３ビットとＭＦ番号１の
３ビットに変換され。

前者のＭＦ番号１の６ビットは後者（７）ＭＦ番２と３
の各３ビットに変換され、同じようにして、それぞれ前
者のＭＦのビットは後者のＭＦのピッ１−に変換されて
いる。可変マルチフレームはピッ１−〇−３の４ビット
であり、最初のビットＯは同期および制御用情報である
。

第５図は、第２図のＴＳＩに入力されたデータのタイム
スロットの配置方法を示す図である。

第２図におけるＴＳＩに入力された第５図（ａ）のＴＸ
、ＨＷ（１タイムスロツトが６ビットのハイウェイデー
タ）は、ＴＳＩＩ−１で、第５図（ｂ）に示すようなタ
イムスロットに再配置され、データメモリの読み出しク
ロックを２ＭＨｚにすることにより、２Ｍｂｉｔ／ｓに
変換されて、高速ディジタルインタフェース盤２に送出
される。そして。

相手側受信系に入力した後、再び１タイムスロツトが６
ビットのハイウェイデータ（ＲＸ、ＨＷ）に変換される
。

第７図は、第２図におけるＴＳＩの構成と動作シーケン
スを示す図である。

第７図（ａ）に示すように、ＴＳＩは、ゼグテット多重
化信号と可変マルチフレーム信号とフレーム同期信号と
を入力し、アドレスカウンタ（ＡＣ）１５からの制御に
より各信号を交互に切替える選択回路１３、アドレスカ
ウンタ１５、アドレスコントロールメモリ１６．６個の
データメモリ（００〜０２．１０〜１２）１７、および
データメモリ１７から出力される信号を、アドレスコン
トロールメモリ１６からの制御により１信号を選択して
出力する選択回路１４から構成される。

アドレスカウンタ１５は、クロックにより所定の計数を
行い、その出力を選択回路１３およびデータメモリ１７
のアドレス信号として供給するとともに、アドレスコン
トロールメモリ１６にも供給する。アドレスカウンタ１
５からデータメモリ１７には５１２ＫＨｚ、　アドレス
コントロールメモリ１６には２ＭＨｚの信号を送出する
。データメモリ１７には１、選択回路１３により選択さ
れた信号がシーケンシャルに書き込まれる。また、アド
レスコントロールメモリ１６に書き込まれている内容に
従って、タイムスロットの入れ替えを行うとともに、ア
ドレスコントロールメモリ］６から出力されるアドレス
情報を２ＭＨｚにすることにより、速度変換も同時に実
現する。また、可変フレーム変換回路も、このＴＳＩと
同じような構成で実現することができる。このため、Ｔ
ＳＩ用のアドレスカウンタ１５、アドレスコントロール
メモリ１６、データメモリ１７を共通に時分割によって
使用すると１選択回路１３と１４は不要になるとともに
、共通部の簡略化が可能となる。

ＴＳＩの出力には１図示されるように、フレーム同期信
号（Ｆ）と３ビットの可変マルチフレーム信号（ＶＭＦ
）とゼグテット多重の６ビット信号（ＤＯ）を１周期と
して、繰り返し送信される。

第７図（ｂ）には、データメモリ００，０１，０２の入
力（ＤＩ）と出力（Ｄ　Ｏ）およびデータメモリ１０．
１１，１２の入力（ＤＩ）と出力（ＤＯ）が示される。

すなわち、選択回路１３により切り替えられて、最初の
周期で、データメモリ００には、データＤ０′、Ｄｉ′
〜、音声ｖ、’　、Ｖ２’　（７）ゼグテット多重信号
を、またデータメモリ０１にはＣ０′。

Ｃ，’　、Ｃ，’　（７）ＶＭＦ信号を、データメモリ
０２には、Ｆ′のフレーム同期信号を、それぞれ格納し
た後、アドレスコントロールメモリ１６の内容によりゼ
グテット多重信号のみが入れ替えられて、次の周期で、
データメモリ００，０１，０２の出力には、Ｄ　ｓ’　
ｅＤ７’　””（７）データとｖ、’　、Ｖ、’　（７
）音声からなるゼグテット多重信号、ＣＩ、′、Ｃ□′
およびＣ２′のＶ　Ｍ　Ｆ信号、Ｆ′のフレーム同期信
号が出力される（ＩＩ外の配列はシーケンシャルの出力
を示す）。一方、最初の周期では、データメモリ１０，
１１，１２の出力に、それぞれデータのり、、Ｄ、、〜
と音声のＶｌ、Ｖ、からなるゼグテット多重信号、Ｃ，
、Ｃ，、Ｃ，のＶＭＦ信号、ならびにフレーム同期信号
Ｆが出力される（欄外の配列はシーケンシャルの出力を
示す）。

次に、第２図の受信系（ｂ）においては、受信フレーム
がＭＦ同期検出回路１−１４に入力すると、ＭＦ同期検
出回路１−１４によりＭＦ同期が確立され、２０ＭＦの
基準位相である４００Ｈｚをアドレスカウンタ１−９に
供給することにより、４００Ｈｚごとにこのカウンタ１
−９をリセットする。アドレスカウンタ１−９は、クロ
ック部１−８から供給される１０２４ＫＨｚのクロック
により計数動作を行う、このカウンタ１−９の出力は、
コントロールメモリ１−１０に加えられ、このコントロ
ールメモリ１−１０の出力は、前述の送信系（ａ）と同
じように、タイムスロット制御コード、ストローブタイ
ミングコード、データステータス識別コード、およびマ
ルチフレーム論理アドレスからなる。アドレス変換メモ
リ１−１１は、マルチフレーム論理アドレスを物理アド
レスに変換するが、その制御方法は送信系と同じである
。また、高速ディジタルインタフェース盤２から入力し
た受信データのうち、可変マルチフレーム（ＶＭＦ）を
構成している部分はＦコンバータ１−１３に入力され、
ゼグテットマルチフレーム構成に変換されて、ＴＳＩ　
　（Ｒ）１−１２に入力される。このＴＳＩ（Ｒ）１−
１２においては、第５図（ｂ）から（ｃ）のＲＸｌ、Ｈ
Ｗデータに再配置するとともに、２ＭＨｚから５１２Ｋ
Ｈｚにスピード変換されて各種チャネル盤３，４．５に
供給される。

第４図に示すように、１９２　Ｋｂｉｔ／ｓのフォーマ
ット構成の場合、１タイムスロツトに６ビットずつ、４
タイムスロッＩ−を送出することにより、各チャネル番
号のデータを送出する。各タイムスロットごとの矢印で
示すように、チャネル番号１〜２０のデータは１番のタ
イムスロット、チャネル番号２１〜４０のデータは２番
のタイムスロット、チャネル番号４１〜６０のデータは
３番のタイムスロット、チャネル番号６１〜８０のデー
タは４番のタイムスロットでそれぞれ送出される。

１９２　Ｋｂｉｔ／ｓ−つまり１ビット当り８Ｋｂｉｔ
への速度では、第４図に示すように、タイムスロット当
り６ビット、例えばチャネル番号３〜８が含まれるマル
チフレーム番号２〜７の各チャネルデータが同一タイム
スロットで送出される。前述のように、９　、６　Ｋｂ
ｉｔ／ｓのデータの場合には、タイムスロット当り６ビ
ットとなるので、例えば、マルチフレーム番号Ｏ〜４の
各チャネルデータが同一のタイムスロットで送出される
。

データと音声を混在させる場合として、第５図（ａ）に
は、Ｂｉｔ　　Ｎｏ、２４．２５のタイムスロットを１
６　Ｋｂｉｔ／ｓの音声で使用した例が用いられている
。

第３図（ａ）（ｂ）は、第１図における低速チャネル盤
のブロック図である。

低速チャネル盤３は、送信部３ａと受信部３ｂとから構
成される。送信部３ａは、主として直並列変換回路３−
２と並直列変換回路３−３と制御信号復号回路３−５か
ら構成され、受信部３ｂは、主として並直列変換回路３
−９と直並列変換回路３−１０とステータスラッチ３−
１３から構成される。

送信部３ａにおいて、低速データ端末７から送出される
低速データは、バッファ回路３−１を通って直並列変換
回路３−２の入力に加えられる。

また、制御信号であるＲ８信号は、バッファ回路３−６
を通ってゲート回路３−７に加えられる。

一方、多重変換制御部１から送出された制御信号により
自己パッケージの物理アドレスが入力されたことを、例
えばディジタルコンパレータを使用して識別し、制御信
号復号回路３−５から出力されるストローブ信号（ＳＴ
Ｂ）により、並直列変換回路３−３に直並列変換回路３
−２からの出力を並列にロードする。同じように、制御
信号復号回路３−５から出力されるゲート制御信号によ
り。

指定されたタイムスロット中ゲート３−４を開き、並直
列変換回路３−３から多重変換制御部１に対して５１２
　Ｋｂｉｔ／ｓに多重変換されたデータを送出する（Ｔ
Ｘｏ　ＨＷ）。ゲー１−３−７は、指定されたステータ
ス送出用タイムスロット１ビット用だけ開き、Ｒ３信号
が５１２　Ｋｂｉｔ／ｓに多重変換されてデータ信号と
同じように多重変換制御部１　　−に送出される。

受信部３ｂにおいては、第３図（ｂ）に示すように、多
重変換制御部１から送出されてきた５１２Ｋｂｉｔ／ｓ
多重変換データ信号をバッファ回路３−１１で受信し、
直航変換データ信号をバッファ回路３−１１で受信し、
直並列変換回路３−１０およびステータスラッチ３−１
３に入力する。また、送信部（ａ）の制御信号復号回路
３−５から出力されたストローブ信号ＳＴＢにより、多
重変換データ信号が並直列変換回路３−９にもパラレル
ロードされるので、並直列変換回路３−９は低速データ
スピードによりシリアルに出力し、バッファ回路３−８
を経由して低速データ端末７にデータを送出する。また
、ステータスは、ステータスラッチ３−１３の出力から
バッファ回路３−１２を経由して、低速データ端末７の
ＣＤ信号として送出される。

このように、本実施例においては、従来の方式に比較し
て、低速データ信号およびステータス信号を、多重変換
制御部１からの多重変換制御信号のバス供給方式により
５１２　Ｋｂ’ｉｔ／ｓの多重急を直接行うため、チャ
ネル盤３，４．５の構成が簡単となる。また、データ信
号、ステータス信号の付加制御が可能となり、基本形は
、６ビットゼグテツト４８　Ｋｂｉｔ／ｓマルチフレー
ム構成であるが。

４８Ｋｂｉｔ／ｓＸ　ｎ＋４０Ｋｂｉｔ／ｓ　（ｎ＝　
１．２．３〜３１　）＋　８　Ｋｂｉｔ／ｓまでの回線
速度に対して、先頭の８　Ｋｂｉｔ／ｓタイムスロット
にＭＦ同期パターンを挿入することにより、それ以降の
可変マルチフレームＶＭＦ、および４８　Ｋｂｉｔ／ｓ
の各チャネルのマルチフレームが確立される。これによ
り、例えば、Ｒ５−Ｃ８制御を行わずに、ｎ＝３１とし
た場合の低速データ伝送の伝送効率は次のようになるい 伝送効率＝（収容端末データ速度の合計）／（高速ディ
ジタル回線速度） ＝　（３８，４＋４８Ｘ３１）／１５３６＝０．９９な
お、可変マルチフレーム４０　Ｋｂｉｔ／ｓのタイムス
ロットに２　、４　Ｋｂｉｔ／ｓ系データは３８．４Ｋ
　ｂｉｔ八まで多重化が可能である。

この値から明らかなように、本実施例では、伝送遅延時
間が少なく、かつフレキシビリティの高い高効率伝送が
可能な時分割多重分離化装五を実現することができる。

そして、本実施例においては、（イ）バスライン形式を
採用することにより、多重化変換装置の構成を簡素化、
低コスト化できる。具体的には、約１〜２割程度のコス
ト低下が可能である。（ロ）また、前述のように、高効
率伝送が実現でき、従来は６０〜７０％の効率であった
のに比べて１本実施例では、約９９％の伝送効率となり
５回線使用料を低減することができる。（ハ）また、伝
送遅延時間が約半減されるので、ポーリング処理の高速
化、鳴音条件の改善に役立つ。

〔発明の効果〕

以上説明したように、本発明によれば、時分別条重分に
化装置の多重変換装置において、６ビットゼグテツト多
重方式の４８　Ｋｂｉｔ／ｓ未満のタイムスロット内に
、低速データ（２，４Ｋｂｉｔ／ｓ系）と高速データ・
音声データ（８Ｋｂｉｔ／ｓ系）の混在収容ができるよ
うになったので、高効率伝送が可能となり、かつ伝送遅
延時間が小さく、しかも運用管理が簡単となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す時分割多重分離化装置
のブロック図、第２図は第１図における多重変換制御部
の詳細ブロック図、第３図は第１図における低速チャネ
ル盤のブロック図、第４図は１９２　Ｋｂｉｔ／ｓの低
速チャネル盤側ゼグテットマルチフレーム構成を示す図
、第Ｓ図は第１図のタイムスロットインタチェンジ（Ｔ
ＳＩ）に入力されたデータのタイムスロットの配置方法
を示す図、第６図は本発明によるビット幅圧縮操作の方
法を示す図、第７図は第２図におけるＴＳＩの構成と動
作概要を示す図、第８図は従来のオクテツト多重他力式
を説明する図、第９図は従来のピットインタリーブ多重
化方式を説明する図、第１０図は従来のゼグテット多重
化方式を説明する図、第１１図は第１０図の６ビットゼ
グテツト多重方式による３　８４　Ｋｂｉｔ／ｓのフォ
ーマット構成例を示す図、第１２図は従来の方法で低速
、中高速、および音声の各データを混在多重化した場合
の一例を示す図である。 １：多重変換制御部、２：高速ディジタルインタフェー
ス盤、３：低速データチャネル盤、４：中高速データチ
ャネル盤、５：音声チャネル盤、６：ディジタル回線終
端装置、７：低速データ端末、８：中高速データ端末、
９：構内交換機、１０：電話機、ｌ　１　：　ＣＰＵ、
１２：クロック発生器、１３．１４：選択回路、１５ニ
アドレスカウンタ、１６：アドレスコントロールメモリ
、１７：データメモリ、１−１．１−１２：タイムスロ
ットインタチェンジ（ＴＳＩ）、１−２：フレーム変換
部、１−３：マルチフレーム同期パターン発生部、１−
４．１−８：クロック部、１−５．１−９ニアドレスカ
ウンタ、１−６．１−１０：コントロールメモリ、１−
７．１−１１ニアドレス変換メモリ、１−１３：フレー
ム変換部、１−１４：ＭＦ同期検出回路、３−１．３−
６．３−８，３−１１゜３−１２：バッファ回路、３−
２．３−１０：直並列変換回路、３−３．３−９　：並
直列変換回路、３−４．３−７：ゲート回路、３−５：
制御信号復号回路、３−１３：ステータスラッチ。 第　　３　　図 第　　　１２　　図

Claims (2)

【特許請求の範囲】
1. （１）端末装置に接続された低速データチャネル装置お
   よび中高速データチャネル装置と、構内交換機に接続さ
   れた音声データチャネル装置と、各チャネル装置にバス
   ラインを介して接続された多重分離化制御装置と、該多
   重分離化制御装置に接続され、他方を高速ディジタル回
   線に接続された高速インタフェース装置とを有し、該多
   重分離化制御装置は、内部で使用するためのクロックを
   発生するクロック発生手段と、該クロックを計数し、計
   数した値を種々の制御コードを出力するコントロールメ
   モリにアドレスとして入力するアドレスカウンタと、マ
   ルチフレーム同期パターンを発生するパターン発生手段
   と、該マルチフレーム同期パターンを上記チャネル装置
   か高速インタフェース装置の一方からのデータおよびス
   テータス信号とともに入力して、速度変換およびフレー
   ムフォーマット変換ならびにタイムスロット再配置を行
   い、逆方向に送出する速度変換手段とを具備し、ステー
   タスビットは必要に応じて伝送し、かつ音声とデータ信
   号とを混在させて多重分離処理することを特徴とする時
   分割多重分離化装置。
2. （２）上記速度変換手段は、各チャネルに共通なマルチ
   同期フレームパターンを１周期で１個だけ挿入し、かつ
   ステータスビットは不要な時には伝送せず、必要な時に
   は一括して６ビット単位で多重化し、４８Ｋｂｉｔ／ｓ
   未満のタイムスロット内で低速データ（２．４Ｋｂｉｔ
   ／ｓ系）と中高速データ・音声データ（８Ｋｂｉｔ／ｓ
   系）の混合多重処理することを特徴とする特許請求の範
   囲第１項記載の時分割多重分離化装置。