KR100298341B1 - 64x64비트스위치회로 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
교환시스템의 스위치회로
2. 발명이 해결하려고 하는 기술적 과제
PCM스위치인 경우에는 대개 1개의 칩으로 상용화되어 있는데 반하여 CVSD방식에서는 PCM 프레임구조인 8비트와는 다르게 1비트가 1채널이기 때문에 별도의 다른 스위칭 구조를 갖춘 스위치가 필요하다.
3. 발명의 해결방법의 요지
제1-제4 다중화 신호열을 하나로써 64채널인 다중화 신호열로 변환하고 다시 상기 64채널의 신호열을 4개의 다중화 신호열로 변환하기 위한 다중화 신호열 접속부와, 상기 다중화 신호열 접속부를 통해서 입력한 트래픽을 순차적으로 저장하였다가 필요시 읽어내기 위한 통화 메모리와 연결정보를 저장하였다가 상기 통화메모리로 공급해 주기 위한 제어메모리와, 상기 통화메모리와 상기 제어메모리에 순차적으로 분주 번지와 교환정보 번지를 할당해 주기 위한 번지할당부와, 상기 교환시스템의 중앙처리장치에서 제공되는 읽기 및 쓰기 신호와 데이터버스 어드레스버스를 통해 내부를 제어할 수 있도록 제어신호를 조합하고, 상기 제어메모리와 상기 통화메모리에 번지와 정보를 제공하여 교환동작을 할 수 있도록 접속해주기 위한 외부접속 및 디코딩부로 구성한다.
4. 발명의 중요한 용도
소용량의 64 × 64 비트 스위치회로
Description
제1도는 본 발명이 적용되는 통신망의 구성도.
제2도는 본 발명이 적용되는 통신장비의 구성도.
제3도는 본 발명에 따른 64 x 64 비트 스위치회로의 구성도.
제4(a)도 및 제4(b)도는 제3도 중 다중화 신호열 접속부의 송수신을 위한 구성도.
제5도는 제3도 중 통화메모리의 구성도.
제6도는 제3도 중 제어메모리의 데이터 저장 구조도.
제7도는 제3도 중 제어메모리의 어드레스 할당 구조도.
* 도면의 주요부분에 대한 부호의 설명
100-300 : 통신장비 31 : 분주기
33 : 통화메모리 38 : 디코더
본 발명은 교환시스템에 있어서 스위치회로에 관한 것으로, 특히 소용량의 64 x 64 비트 스위치회로에 관한 것이다.
일반적으로 PCM(Pluse Code Modulation) 스위치인 경우에는 대개 1개의 칩(chip)으로 상용화되어 있었다. 그러나 CVSD(Continusouly Variable Slope Delta Modulation) 방식에서는 PCM 프레임 구조인 8비트와는 다르게 1비트가 1채널이기때문에 별도의 다른 스위칭 구조를 갖춘 스위치가 필요하였다.
따라서 본 발명의 목적은 64채널이 비블러킹(non-blocking)구조를 갖는 소용량 스위치회로를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명은 제1-제4 다중화 신호열을 하나로써 64채널인 다중화 신호열로 변환하고 다시 상기 64채널의 신호열을 4개의 다중화 신호열로 변환하기 위한 다중화 신호열 접속부와, 상기 다중화 신호열 접속부를 통해서 입력한 트래픽을 순차적으로 저장하였다가 필요시 읽어내기 위한 통화 메모리와, 연결정보를 저장하였다가 상기 통화메모리로 공급해주기 위한 제어메모리와, 상기 통화메모리와 상기 제어메모리에 순차적으로 분주 번지와 교환정보 번지를 할당해 주기 위한 번지할당부와, 상기 교환시스템의 중앙처리장치에서 제공되는 읽기 및 쓰기신호와 데이터버스 어드레스버스를 통해 내부를 제어할 수 있도록 제어신호를 조합하고, 상기 제어메모리와 상기 통화메모리에 번지와 정보를 제공하여 교환동작을 할 수 있도록 접속해주기 위한 외부접속 및 디코딩부로 구성함을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명 한다.
우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한 하기 설명에서는 구체적인 회로의 구성 소자등과 같은 많은 특정(特定) 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐 이러한 특정사항들 없이도 본 발명이 실시될 수 있음은 이 기술분야에서 통상의 지식을 가진자에게는 자명하다할 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
먼저 본 실시예는 DM(Delta Modulation)방식에서 사용되는 32kbps-16kbps의 샘플링 비, 512kbps-256kbps의 전송 속도, 채널 즉 가입자 64개의 정도의 요구에 맞춰 설계된 구조라고 가정한다.
제1도는 본 발명이 적용되는 통신망의 개략적인 구성도의 일 예로서, 제1-제3통신장비(100-300)로 구성된다. 점선으로 표시된 블럭 200은 제2통신장비를 의미하며, 나머지 두 통신장비 역시 여기에 나타낸 상세 구성-스위칭부 및 라인카드등 -을 가진다. 또한 스위칭부 10의 라인에 도시한 참조부호 ①과 ④는 다른 장비와 연결되는 다중화 신호열 수신라인이고, ⓐ와 ⓓ는 다른 장비와 연결되는 다중화 신호열 송신라인이며, ②와 ③은 내선 가입자 포트의 다중화 신호열로서 32개의 가입자를 수신할 수 있고, ⓑ과 ⓒ는 내선 가입자 포트의 다중화 신호열로서 32개의 가입자를 송신할 수 있다.
제2도는 본 발명이 적용되는 통신장비의 구성도로서, 내선 최대 64포트가 비블러킹으로 정보를 교환할 수 있으며 내선 가입자와 다중화 전송라인을 통해 다른 장비와 정보를 교환 할 수 있는 구성을 나타낸 것이다.
제3도는 본 발명에 따른 64 x 64 비트 스위치회로의 구성도로서, 각 구성요소의 개략적인 기능을 설명하면 다음과 같다. 제어메모리 36에는 교환정보가 저장된다. 중앙처리장치 21은 통화를 필요로 하는 가입자들을 서로 연결시켜 주기 위해서 제어메모리의 특정 어드레스(스위칭할 가입자)에 데이타(스위칭될 가입자)를 기록하여 자기 타이밍에 스위칭하도록 한다. 다중화 신호열 접속부 34는 4개로 입력되는 다중화 신호열을 1개 64채널의 다중화 신호열로 변환하는 역할과 상기 64채널의 신호열을 다시 4개의 다중화 신호열로 변환하는 역할을 수행한다. 분주부 및 제어메모리 어드레스 래치부 31, 35는 통화메모리 33과 제어메모리 36의 순차적인 분주 번지와 교환정보 번지를 공급해주기 위해 발생 및 타이밍에 일치하도록 일시적으로 래치해주는 역할을 수행한다. 어드레스 다중화부 32A, 32B는 상기 분주부 31과 상기 제어메모리 어드래스 래치부 35에서 발생한 번지를 상기 제어메모리 36과 통화메모리 33에 할당함으로써 이들에 대한 읽기 및 쓰기가 가능하도록하기 위한 것이다. 여기서 상기 두 메모리는 램(RAM)이다. 제1-제3인터페이스부(37A, 37B, 37C)는 각각 중앙처리장치 21에서 제공되는 읽기, 쓰기신호와 데이터버스 및 어드레스버스를 통해 내부를 제어할 수 있도록 제어신호를 조합하고, 상기 제어메모리 36과 통화메모리 33에 번지와 정보를 제공하여 교환동작을 할 수 있도록 접속해준다.
상기한 각 구성 요소들의 동작에 관하여 구체적으로 설명하면 다음과 같다. 다중화 신호열 접속부 34에서는 스위치로 수신된 16개의 채널로 구성된 4개의 다중화 신호열(MS1-MS4)을 64개의 채널(MS64)로 변환하는 역할 및 스위칭된 후 64개로 구성된 다중화 신호열(MS64)을 다시 4개의 다중화 신호열(MS1∼MS4)로 구성한다. 이러한 기능을 수행하기 위한 구성을 나타낸 것이 제4(b)도 및 제4(b)도이다.
통화메모리 33에서는 512kbps로 전송되는 64 채널의 정보를 축적한다. 즉 비트 스위칭(bit switching)을 담당한다. 다중화 신호열 접속부 34를 통해 입력한 64 채널 다중화 신호열의 CVSD 디지털 정보는 이 통화메모리 33에 순차적으로 기록되어지는데 그 축적 포멧은 제5도에 도시된 바와 같다. 이와 같이 상기 통화메모리 33에는 제1다중화 신호열(M1)의 제1채널부터 제4다중화 신호열(M4)의 제16채널까지 순차적으로 축적되지만, 송신은 제어메모리 36의 연결정보(스위칭할 가입자의 어드래스, 스위칭될 가입자의 데이타)에 따라 다중화 신호열로 전송된다. 상기 제어메모리 36은 중앙처리장치 21에서 쓰기하는 연결정보를 래치한다. 이때 상기 제어메모리 36의 연결정보가 그대로 통화메모리 33의 읽기 번지가 되게 함으로써 연결정보 대로 다중화 신호열로 출력된다. 또한 읽기 번지는 전술한 바와 같이 읽기/쓰기가 수행되므로 축적되었던 프레임을 송신 다중화 신호열 쪽으로 출력하게 된다.
제6도는 상기 제어메모리 36에 기록된 정보의 구성을 나타낸 것으로, 이 소스(source) 연결정보는 수신 다중화 신호열로 입력되어 통화 메모리 33에 저장된 주소를 의미한다.
제7도는 상기 제어메모리 36의 번지 구성이다. 분주부 31은 프레임 동기신호(32 KHz)를 기준으로 하는 64진 분주기를 통해 통화 메모리 33 및 제어 메모리 36에 번지를 제공한다. 통화 메모리 33의 다중화 번지는 분주를 통한 읽기, 쓰기 번지를 제공하고 제어메모리 36에는 중앙처리장치 21을 통해 입력되는 연결정보의 번지와 분주번지를 읽기, 쓰기신호와 번갈아 제공한다. 상기 통화메모리 33과 제어메모리 36의 읽기 및 쓰기 번지는 다음의 표 1과 같다.
[표 1]
상기 표 1에서와 같이 램 소자는 쓰기번지와 읽기번지가 반갈아 입력되어야 하는데 다중화기 41로 읽기 및 쓰기번지를 입력받아 2.048MHz의 클럭(CLK)으로 번갈아 읽기 및 쓰기신호를 통화메모리 33과 제어메모리 36에 공급한다. 외부접속 및 디코딩부, 즉 디코더와 제1-제3인터페이스부(35, 37A. 37B, 37C)는 중앙처리장치 21로부터 입력되는 각종 신호를 이용하여 내부에 필요한 인에이블(enable)신호 및 선택신호를 발생시킨다. 상기 디코더 38에서 발생하는 제어신호들은 다음 표 2와 같다.
[표 2]
상술한 바와 같은 본 발명은 64채널이 비블러킹 군조를 갖는 소용량 스위치회로를 제공함으로써 CVSD방식에 적합한 스위칭을 할 수 있는 장점이 있다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도내에서 여러가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 않되며 후술하는 특허청구의 범위뿐 만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
Claims (6)
- 교환시스템의 64 × 64 비트 스위치회로에 있어서, 제1-제4 다중화 신호열을 하나로써 64채널인 다중화 신호열로 변환하고 다시 상기 64채널의 신호열을 4개의 다중화 신호열로 변환하기 위한 다중화 신호열 접속수단과, 상기 다중화 신호열 접속수단을 통해서 입력한 트래픽을 순차적으로 저장하였다가 필요시 읽어내기 위한 통화 메모리와, 연결정보를 저장하였다가 상기 통화메모리로 공급해 주기 위한 제어메모리와 상기 통화메모리와 상기 제어메모리에 순차적으로 분주 번지와 교환정보 번지를 할당해 주기 위한 번지할당수단과, 상기 교환시스템의 중앙처리장치에서 제공되는 읽기 및 쓰기신호와 데이터버스 어드레스버스를 통해 내부를 제어할 수 있도록 제어신호를 조합하고, 상기 제어메모리와 상기 통화메모리에 번지와 정보를 제공하여 교환동작을 할 수 있도록 접속해주기 위한 외부접속 및 디코딩수단으로 구성됨을 특징으로 하는 회로.
- 제1항에 있어서, 상기 외부접속 및 디코딩수단이, 상기 중앙처리장치로부터 번지정보를 입력하기 위한 인터페이스수단과, 상기 인터페이스부를 통해서 입력한 번지정보를 디코딩하여 상기 통화메모리와 제어메모리에 필요한 번지를 할당해주기 위한 디코딩수단으로 구성됨을 특징으로 하는 회로.
- 제1항에 있어서, 타이밍을 맞추기 위해 상기 디코딩신호를 일시적으로 래치하기 위한 래치수단을 더 구비함을 특징으로 하는 회로.
- 제1항에 있어서, 상기 번지할당수단이, 프레임 동기신호를 기준으로 상기 통화메모리 및 상기 제어메모리에 번지를 제공하기 위한 하는 64진 분주기를 더 구비함을 특징으로 하는 회로.
- 제4항에 있어서, 상기 다중화 신호열 접속수단이, 제1-제4 다중화신호열을 각각 입력하여 스위칭할 64개의 다중화신호열을 출력하는 다중화기와, 스위칭된 64개의 다중화신호열을 입력하여 각각 제1-제4 다증화 신호열을 출력하는 4개의 디플립플롭들로 구성됨을 특징으로 하는 회로.
- 제1항에 있어서, 상기 제어메모리의 연결정보가 소스 연결데이타와 데스티네이션 연결데이타로 이루어짐을 특징으로 하는 회로.
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| KR1019940038106A KR100298341B1 (ko) | 1994-12-28 | 1994-12-28 | 64x64비트스위치회로 |
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| KR100528742B1 (ko) * | 1998-12-30 | 2006-02-09 | 삼성탈레스 주식회사 | 교환시스템의 다자간 회의통화장치 |
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1994
- 1994-12-28 KR KR1019940038106A patent/KR100298341B1/ko not_active IP Right Cessation
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