KR950015082B1 - 다중 슬레이브 포트를 가지는 전송로의 채널 제어회로 - Google Patents

Abstract

내용 없음.

Description

다중 슬레이브 포트를 가지는 전송로의 채널 제어회로

제1도는 아나로그 전송로를 이용한 종래의 다중 슬레이브 포트의 제어회로도.

제2도는 디지탈 전송로를 이용한 종래의 다중 슬레이브 포트의 제어회로도.

제3도는 본 발명에 따른 다중 슬레이브 포트를 가지는 전송로의 채널 제어회로의 블럭도.

제4도는 제3도에 도시된 채널 배열기의 출력파형도.

제5도는 제3도의 슬레이브 포트의 일실시예의 구체회로도.

본 발명은 마스터(Master)의 정보를 다수의 슬베이브가 억세스하여 소망하는 서어비스를 제공 받기 위한 다중 슬레이브 포트의 제어회로도로서, 특히 다수의 슬레이브가 서로 다른 주기에 상기 마스터의 정보를 억세스할 수 있도록 한 다중 슬레이브 포트의 제어회로에 관한것이다.

통상적으로 음성우편장치(Voice Mailing System :VMS) 혹은 자동 응답 시스템(Automatic Response System)등과 통신 서어비스 단말(이하 "마스터 장치"라고함)은 다수의 가입자가 동시에 정보를 이용할 수 있도록 되어 있다. 상기 마스터 장치는 여러 가입자 혹은 단말(이하 "슬레이브 장치"라함)의 서어비스 요구에 응답하여 소정의 서어비스를 제공하고 있다. 서어비스를 슬레이브 장치로 제공하기 위하여 상기의 마스터장치에는 다수의 슬레이브 장치를 자신에게 인터페이싱하는 슬레이브 포트 제어회로 회로를 가지고 있다. 상기와 같은 슬레이브 포트 제어회로는 음성교환시 널리 사용되는 8비트의 PCM데이터를 4비트의 ADPCM(Adaptive Differncial PCM)데이터로 변환하여 VMS의 기억장치에 기억시키도록 되어 있다. 상기 PCM 데이터를 ADPCM 데이터 변환하는 이유는 음성 우편 기능을 수행시 데이터의 량을 줄이기 위함이다.

통상 슬레이브 모드에서는 각 포트 마다 동기신호가 다름으로 각 포트 마다 PCM 데이터를 ADPCM으로 변환하기 위한 트랜스코더를 가지고 있으며 이의 구성을 살피면 하기와 같다.

제1도는 아나로그 전송로를 이용한 종래의 다중 슬레이브 포트의 제어회로도로서, 입력되는 신호를 마스터 장치(VMS)의 주제어부로 전송하고, 상기 주제어부로부터의 신호를 출력하는 주제어부 인터페이스(Microprocessor Interface Circuit 이하 "MIC"라고함)(18)와, 상기 MIC(18)와 가입자 라인(TL1∼TL_n+1)의 사이에 각각 접속되어 있으며 상기 가입자 라인(TL1∼TL_n+1)으로부터 입력되는 아나로그 신호를 디지탈 데이터로 코딩하여 할당된 채널에 실음과 동시에 상기 채널에 실린 데이터를 압축하여 상기 MIC(18)로 전송하고, 이의 역동작을 실행하는 다수의 슬레이브 포트(10∼14)와 서로 다른 주기에 상기 다수의 슬레이브 포트(10∼14)의 채널을 할당하는 채널할당회로(Time slot assignment logic)(16)로 구성되어 있었다.

상기 제1도와 같은 구성중 다수의 슬레이브 포트(10∼14)들 각각은 라인(TL1∼TL_n+1)으로 각각 입출력되는 신호를 인터페이스하는 트렁크 인터페이스(Trunk Interface : 이하 "TRKIC"라함)(20)와, 상기 TRKIC(20)로부터 출력되는 신호를 PCM 코딩하여 할당되는 채널로 출력하고 수신되는 신호를 아나로그 신호로 변환하여 상기 TRKIC(20)로 출력하는 코덱(Codec)(22)과, 상기 코덱(22)으로부터 출력되는 PCM 데이터를 압축하는 트랜스코더(Transcoder)(24)로 각각 구성되어 있다.

상기 제1도와 같이 구성된 회로의 동작을 살피면 하기와 같다.

지금 가입자 라인, 예를 들면 가입자 라인(TL1)으로 가입자 단말(도시하지 않았음)로부터 출력되는 신호가 입력되면 TRKIC(20)는 상기 입력되는 신호를 처리하여 음성데이터와 톤등의 신호로 분리 추출한다. 상기에서 분리 추출된 신호들은 코덱(22)으로 입력되어 PCM 데이터로 코딩된다. 이때 채널할당회로(16)는 각 슬레이브 포트(10)(12)(14)내의 코덱(22)의 채널신호(CH1,CH2,CH3)을 순차적으로 할당한다.

따라서 상기 코덱(22)에서 PCM 데이터로 코딩된 데이터는 상기 채널할당회로(16)에 의해 할당된 채널에 실쳐 트랜스코더(24)로 전송된다. 상기 트랜스코더(24)는 입력된 PCM 데이터를 런랭스 코딩하여 데이터를 압축하여 MIC(18)로 전송한다. 따라서 상기 코덱(22)과 트랜스코더(24)의 동작은 채널할당회로(16)로부터 출력되는 채널신호(CH1)에 동기된다.

상기와 같은 동작 상태에서 각 슬레이브 포트(10)(12)(14)로 할당하는 채널(CH1, CH2, CH3)들은 메인 프레임 동기신호(MFS)에 동기되어 있으며 출력주기 만이 틀리다.

따라서 슬레이브 포트(10)(12)(14)로 할당되는 채널신호(CH1, CH2, CH3)가 각각 다름으로써 각 가입자라인(TL1∼TL_n+1)에 대하여 PCM 데이터를 압축하기 위한 트랜스 코더(4)가 각 슬레이브 포트(10,12,14)내에 존재하게 하여야만한다.

제2도는 디지털 전송로를 이용한 종래의 다중슬레이브 포트의 제어회로도로서, 이의 구성의 제1도의 구성중 코덱(22)이 제외된 구성을 제외하면, 제1도의 구성과 거의 동일하다. 상기 제2도와 같은 구성은 가입자라인(TL1∼TL_n+1)으로 송수신되는 데이터가 디지털 데이터 신호이다.

제2도와 같이 구성된 회로의 동작을 살피면 하기와 같다.

가입자 라인(TL1)으로 디지탈의 데이터가 수신되면, 이는 전송회로(43)는 수신된 디지탈 데이터로부터 클럭을 추출(Recovery)한다. 즉, 상기 전송회로(34)는 데이터 수신에 응답하여 동기클럭을 발생한다. 상기와 같이 데이터 수신에 응답하여 수신된 데이터로부터 클럭을 추출한 전송회로(34)는 수신된 데이터를 상기 추출된 동기클럭으로 처리하고, 상기 처리된 데이터와 상기 추출된 동기클럭을 트랜스코더(36)로 출력한다. 상기 트랜스 코더(36)는 수신된 동기클럭에 의해 수신된 데이터를 압축하여 MIC(18)로 전송한다.

이때 상기 각 슬레이브 포트(26)(28)(30)내의 전송회로(34)로부터 추출된 동기클럭은 독립적이다. 이와같이 각 슬레이브 포트(26)(28)(30)내의 전송회로(34)로부터 추출된 동기클럭이 독립적인 이유는 각 라인으로 수신된 데이터가 하나의 클럭에 동기되지 않는 상태이기 때문이다. 따라서 상기 제2도와 같은 회로도 역시 각 가입자 라인(TL1∼TL_n+1)에 대하여 각각의 트랜스코더(36)가 독립적으로 존재하여야 만이 가입자 라인으로부터 수신되는 음성 데이터를 압축하여 VMS내의 대용량 메모리에 저장할 수 있게 된다.

상기 제1도와 제2도와 같이 구성된 종래의 회로들은 각 슬레이브 포트 마다 데이터를 압축하기 위한 트랜스코더를 구비하여야 함으로써 마스터 장치의 주제어부와 인터페이싱을 수행하는 MIC(18)의 부하가 증가되어 원할한 인터페이싱을 하지 못하게 되는 문제를 초래한다. 또하느 슬레이브 포트의 수를 MIC(18)의 처리능력에 맞추어 증설하여야 함으로써 슬레이브 포트의 수를 제한하여야 하는 문제를 초래하였다.

따라서 본 발명의 목적은 다중 슬레이브 포트로부터 각각 독립적으로 출력되는 비동기 데이터를 동기된 하나의 전송선로로 인터페이싱하는 다중 슬레이브 포트를 가지는 전송로의 채널 제어회를 제공함에 있다.

본 발명의 또다른 목적은 다중 슬레이브 포트로부터 각각 독립적으로 출력되는 비동기 데이터를 동기된 하나의 전송선로로 인터페이싱하여 하나의 트랜스코더로서 적어도 하나 이상의 슬레이브 포트에 접속된 가입자의 서어비스를 제공하는 다중 슬레이브 포트를 가지는 전송로의 채널 제어회를 제공함에 있다.

본 발명의 또다른 목적은 다수의 포트로부터 출력되는 비동기 데이터 신호를 하나의 전송선로로 정합하는 회로를 제공함에 있다.

본 발명의 또다른 목적은 다수의 슬레이브 포트로부터의 데이터를 하나의 하이웨이에 중복되지 않도록 채널을 제어하는 회로를 제공함에 있다.

상기의 목적을 달성하기 위한 본 발명은 다중슬레이브 포트를 가지는 전송로의 채널 제어회로에 있어서, PCM 하이웨이로 입력되는 PCM 데이터를 ADPCM 데이터로 코딩하여 출력하고 이의 역동작을 수행하는 트랜스코딩 수단과, 가입자 라인과 상기 트랜스코딩수단의 PCM 하이웨이의 사이에 각각 접속되어 상기 가입자 라인으로부터의 수신 데이터를 채널 제어 데이터에 의해 시그날링 데이터와 정보 데이터로 분리처리하고, 상기 처리된 데이터를 채널할당 신호들의 입력에 의해 상기 트랜스코딩수단의 PCM 하이웨이로 출력하고, 상기 트랜스코딩수단의 PCM 하이웨이로부터 데이터를 채널할당신호들의 입력에 응답하여 처리하고 상기 처리된 데이터를 상기 수신 데이터에 동기된 클럭에 의해 상기 가입자 라인으로 전송하는 다수의 슬레이브 포트들과, 상기 트랜스코딩수단과, 상기 다수의 슬레이브 포트들의 사이에 접속되어 상기 다수의 슬레이브 포트들과 상기 트랜스코딩수단을 인터페이스하는 인터페이싱 수단과, 상기 다수의 슬레이브 포트들의 채널을 순차적으로 할당함과 동시에 데이터 전송클럭을 공급하는 채널할당 제어수단로 구성함을 특징으로 한다.

이하 본 발명에 따른 바람직한 최적의 일실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

제3도는 본발명에 따른 다중 슬레이브 포트를 가지는 전송로의 채널 제어회로의 블럭도로서, PCM하이웨이로 입력되는 PCM 데이터를 ADPCM 데이터로 코딩하여 출력하고 이의 역동작을 수행하는 트랜스코더(48)와, 가입자 라인과 상기 트랜스코더(48)의 PCM 하이웨이의 사이에 각각 접속되어 상기 가입자 라인으로부터 수신 데이터를 수신 데이터에 동기된 클럭에 의해 처리하고 상기 처리된 데이터를 상기 채널할당신호들의 입력에 의해 상기 트랜스코더(48)의 PCM 하이웨이로 출력하고, 상기 트랜스코더(48)의 PCM 하이웨이로부터의 데이터를 채널할당신호들의 입력에 응답하여 처리하고 상기 처리된 데이터를 상기 수신 데이터에 동기된 클럭에 의해 상기 가입자라인으로전송하는 다수의 슬레이브포트들(40,42,44)들과, 상기 트랜스코더(48)와 마스터장치(VMS ; 도시하지 않음)의 주제어부의 사이에 접속되어 상기 트랜스코더(48)와 상기 주제어부간을 인터페이싱하는 MIC(50)와, 상기 다수의 슬레이브 포트들(40,42,44)의 채널을 순차적으로 할당함과 동시에 데이터 전송클럭을 공급하는 채널할당회로(46)로 구성되어 있다.

상기의 구성중 다수의 슬레이브 포트들(40,42,44)들 각각은 상기 MIC(50)와 데이터 통신을 하기위한 버스(52)를 구비하며, 상기 버스(52)를 통하여 상기 MIC(50)와 데이터 통신을 한다. 그리고 미설명 부호 TXL과 RXL 각각은 트랜스코더(48)의 수신 PCM 하이웨이와 송신 PCM 하이웨이다.

이때 상기한 다수의 슬레이브 포트들(40,42,44)은 각각 전송회로(54)와, 직렬 통신부(56)와, 송신 채널 데이터 처리부(58)와, 수신 채널 데이터 처리부(60)를 구비하고 있다.

제4도는 제3도에 도시된 채널 배열기의 출력파형도로서, 이는 1프레임의 메인 프레임 도기신호(MFS)를 기준으로 다수의 채널할당신호(FS1∼FS32)를 발생하는 상태를 도시한 것이다. 이때 상기 채널(slot)할당신호(FS1~FS32)들 각각은 3.9μsec의 주기를 가지며, 이들은 순차적으로 출력된다.

상기 제4도와 같이 출력되는 채널할당신호(FS1∼FS32)들은 다수의 슬레이브 포트(40,42,44)내에 각각 위치된 송신, 수신 채널 데이터 처리부(58,60)에 입력된다. 상기 제4도에 도시되지는 않았으나 상기의 채널 할당회로(46)로부터는 2.048MHz의 채널클럭도 함께 출력되며, 이역시 상기 송신, 수신 채널데이터 처리부(58,60)로 입력된다.

제5도는 제3도의 슬레이브 포트의 일실시예의 구체회로도로서, 이는 제4도에 도시된 슬레이브포트(40,42,44)들 각각 상세회로도이다. 이의 구성은 하기와 같이 구성되어 있다.

상기 MIC(50)로부터 출력되는 제어신호에 의해 비트 클럭(BCLK)와 프레임 동기펄스(FSa)를 출력함과 동시에 2B+D의 채널 데이터를 처리하여 상기 가입자 라인으로 송수신하는 전송회로(54)와, 상기 전송회로 (54)로부터 출력되는 B채널 데이터를 상기 프레임 동기 펄스(FSa)에 의해 내부의 레지스터에 로딩하고, 상기 채널할당회로(46)로부터 출력되는 채널할당신호(FSx)에 응답하여 상기 로딩된 B채널의 데이터를 상기 트랜스코더(48)의 송신 PCM 하이웨이(TXL)로 출력하는 송신채널 데이터 처리부(58)와, 상기 트랜스코더(48)의 송신 PCM 하이웨이(RXL)로부터 입력되는 B채널의 데이터를 상기 채널할당신호(FSx)에 의해 내부의 레지스터로 로딩하고, 상기 전송회로(54)로부터 출력되는 프레임 동기 펄스(FSa) 및 비트 클럭(BCLK)에 응답하여 상기 전송회로(54)로 출력하는 수신 채널 데이터 처리회로(60)와, 상기 전송회로(54)의 D채널 송수신 포트와 상기 MIC(50)에 접속되어 직렬 데이터를 송수신하는 직렬 통신부(56)로 구성되어 있다. (상기의 FSx 중 X는 1,2,3, 등의 자연수이다. 상기와 같이 구성된 회로의 구성중 전송회로(54)는 가입자 라인과의 임피던스 정합 및 교류신호를 인터페이싱하는 라인 인터페이스(64)와, 상기 라인 인터페이스(64)에 접속되어 있으며 상기 MIC(50)의 제어에 의해 비트클럭(BCLK)와 프레임 동기펄스(FSa)를 출력함과 동시에 채널 데이터를 처리하여 2B+D 데이터를 송수신 하는 가입자 루프를 위한 디지털 결합기(Digital Adapter for Subscriber Loops ; 이하 "DASL"라함)(66)로 구성되어 시그날링 데이터(이하 "D채널 데이터"라함)와 음성 혹은 정보 데이터(이하 "B채널 데이터"라함)를 송수신한다.

그리고, 상기 송신 채널 데이터 처리부(58)는 상기 전송회로(54)내의 DASL(66)로부터 출력되는 B채널 데이터를 비트 클럭(BCLK)에 의해 병렬 데이터로 변환하는 직렬 병렬 변환기(Serial to parallel Converter)(이하 "SPC"라함)(76)과, 상기 SPC(76)의 출력을 상기 프레임 동기펄스(FSa)의 반전신호에 의해 래치하여 출력하는 래치회로(78)와, 상기 래치된 데이터를 상기 채널할당신호(FSx)에 응답하여 내부의 레지스터에 로딩하고 채널 클럭(CLK)에 응답하여 직렬로 변환하여 트랜스코더(48)의 수신 PCM 하이웨이(TXL)로 출력하는 병렬-직렬 변환기(Parallel to Serial Converter)(이하 "PSC"라함)(80)으로 구성되어 있다.

한편, 수신채널 데이터 처리기(60)는 상기 송신 PCM 하이웨이(RXL)로부터 출력되는 B 채널 데이터를 상기 채널클럭(CLK)에 의해 병렬 데이터로 변환하는 장치 SPC(82)의 출력을 상기 채널할당신호(FSx)에 의해 래치하여 출력하는 래치회로(84)와, 상기 래치된 데이터를 상기 프레임 동기 펄스(FSa)에 응답하여 내부의 레지스터에 로딩하고 비트클럭(BCLK)에 응답하여 직렬로 변환하여 상기 DASL(66)의 B채널 수신단자로 출력하는 PSC(86)으로 구성되어 있다.

직렬 통신부(56)는 상기 DASL(66)로부터 출력되는 비트클럭(BCLK)(2.048MHz)을 5분주하여 전송클럭(64KHz)을 출력하는 분주기(72)와, 상기 MIC(50)의 제어에 의해 상기 DASL(66)과 상기 MIC(50)와의 직렬 데이터를 상기 전송클럭(64KHz) 속도로 인터페이싱하는 유와트(UART)로 구성된다.

이하 본 발명에 따른 제2도 및 제3도의 동작예를 제4도를 참조하여 상세히 설명하기에 앞서 제3도에 도시된 슬레이브 포트(40,42,44)들의 구성이 동일함으로 하나의 슬레이브 포트의 동작을 설명한다.

지금, 가입자 라인(L1, L2)으로 AMI 신호가 입력되면 상기 입력되는 신호는 전송회로(54)내의 라인 인터페이스(64)로 입력된다. 상기 라인 인터페이스(64)는 입력되는 신호를 DASL(66)의 단자(Li)로 인터페이싱한다. 이때 상기 DASL(66)은 상기 입력된 신호를 처리하여 B 채널의 데이터를 출력단자(Br)를 통하여 송신데이터 처리부(58)내의 SPC(76)로 입력 시킴과 동시에 시그날링에 관계된 D채널의 데이터를 출력단자(Dr)를 통하여 직렬 통신부(56)내의 유와트(74)로 출력한다. 상기와 같이 동작되는 DASL(66)은 초기에 MIC(50)으로부터 출력되어 DASL(66)의 단자(CI)(Control channel serial data input)와 단자(CO)(Control channel serial data Output1)로 입출력되는 제어 데이터에 의해 데이터를 처리한다.

이때 상기 DASL(66)은 단자(FSa)로 프레임 동기펄스(FSa)를 출력함과 동시에 단자(BCLK)로 2.048MHz의 비트클럭(BCLK)를 출력한다. 따라서 상기DASL(66)에 접속된 SPC(76)는 상기 프레임 동기펄스(FSa)의 반전신호에 의해 인에이블되며 상기 비트클럭(BCLK)에 의해 상기 직렬 데이터 단자(Br)로부터 출력되는 B채널의 데이터를 병렬 데이터로 변환한다. 상기 SPC(76)에서 변환된 병렬 데이터는 상기의 인버터(70)의 출력이 로직 "로우"로 될 때 래치회로(78)에 래치되어 출력된다.

한편, 상기 DASL(66)의 단자(Dr)로부터 출력되는 D채널의 데이터는 유와트(74)을 통하여 MIC(50)로 입력된다. 이와 같은 유와트(74)는 현재 범용적으로 사용되는 원칩 형태의 유와트가 사용된다.

상기 래치회로(78)에 래치된 B채널 데이터는 채널할당회로(46)로부터 제4도와 같이 출력되는 채널할당신호(FS1)에 의해 SPC(80)의 내부레지스터로 로딩되며, 상기 PSC(80)로 로딩된 데이터는 상기 채널할당회로(46)로부터 출력되는 2.048MHz의 채널클럭(CLK)에 의해 시프트되어 직렬 데이터로 변환 출력된다. 상기 SPC(80)로부터 출력되는 직렬데이터는 트랜스코더(48)의 수신 PCM 하이웨이(TXL)로 전송 되어진다.

따라서 상기 가입자 라인(Li, Lo)으로 수신되는 B채널의 데이터는 전송회로(54)내의 DASL(66)로부터 출력되는 클럭에 의해 병렬 데이터로 변환되며, 상기 병렬 데이터로 변환된 B채녈의 데이터는 채널할당회로(46)로부터 출력되는 채널할당신호(FSI)과 채널클럭(CLK)에 의해 미리 결정된 채널을 통해 트랜스코더(48)로 전송됨을 알 수 있다.

상기의 동작에 의해 슬레이브포트(40)로부터의 출력데이타를 입력한 트랜스코더(48)는 입력된 데이터를 ADPCM처리하여 마스터의 주제어장치로 전송하게 된다.

한편 상기 트랜스코더(48)가 상기 MIC(50)의 제어에 의해 상기 슬레이브 포트(40)에 할당된 채널에 데이터를 실어 전송하면, 이는 송신 PCM 하이웨이(RXL)를 통해 모든 슬레이브 포트(40,42,44)의 수신 채널 데이터 처리부(60)내의 SPC(82)로 입력된다. 상기와 같은 데이터를 수신하는 다수의 슬레이브 포트(40,42,44)들 중 하나의 슬레이브 포트만이 송신 PCM 하이웨이(RXL)로 수신되는 데이터를 수신처리 하게 되는데, 이는 하기와 같은 동작에 의해 이루어진다.

송신 PCM 하이웨이(RXL)로 데이터가 수신되는 상태에서 상기 채널할당회로(46)로부터 제4b, 4c, 4d도와 같은 채널할당신호(FS1,FS2,FS3)가 슬레이브 포트(40,42,44)내의 SPC(82)로 각각 입력되면, 상기 슬레이브 포트(40,42,44)들은 순차적으로 송신 PCM 하이웨이(RXL)의 데이터를 순차적으로 수신 처리하게 된다.

일예를 들면, 상기 송신PCM 하이웨이(RXL)로 데이터가 수신되는 상태에서 채널할당회로(46)로부터 제4도(B)와 같은 채널할당신호(FS1)가 슬레이브 포트(40)내의 SPC(82)로 입력되면, 상기 SPC(82)는 상기 채널할당신호(FS1)이 "하이"인 동안 동작되어 채널클럭(CLK)에 의해 입력되는 직렬 데이터를 병렬 데이터로 변환 출력한다. 이때 상기 SPC(82)의 출력에 접속된 래치회로(84)는 상기 제4b도의 채널할당신호(FS1)가 "로우"로 되는 시점에서 병렬 변환된 데이터를 래치하여 PSC(86)로 출력한다. 상기 PSC(86)는 DASL(66)로부터 출력되는 프레임 동기 펄스(FSa)가 "하이"로되는 시점에서 상기 래치회로(84)의 출력을 내부의 레지스터에 로딩하여 입력되는 비트클럭(BCLK)에 동기하여 병렬 데이터를 직렬 데이터로 변환하여 DASL(66)의 B 채널 데이터 수신단자로 출력한다.

그러므로 상기한 다수의 슬레이브 포트(40,42,44)들은 송신 PCM 하이웨이(RXL)의 데이터를 상기 채널할당회로(46)의 제어에 의해 서로 다른 주기에 억세스하여 간다. 즉, 자신에게 할당된 채널의 데이터만을 억세스하여 간다.

따라서 제3도의 가입자라인 (TL1,TL2,TLn)으로 동시에 신호가 입력되더라도 각 슬레이브 포트(40,42,44)내의 전송회로(54) 및 송신 채널 데이터 처리부(58)가 서로 독립적으로 동작하여 PCM 데이터를 처리하고, 상기 독립적으로 처리된 데이터를 채널할당회로(46)로부터 순차적으로 출력되는 채널제어신호에 순차동기하여 출력 함으로써 하나의 하이웨이를 효율적으로 이용할 수 있다.

상술한 바와 같이 본 발명은 다중 슬레이브 포트를 동시에 이용시 PCM 데이터 타이밍이 독립적으로 동작됨으로써 하나의 트랜스코더로 32개의 슬레이브 포트부터 출력되는 데이터를 처리할 수 있다.

Claims (7)

1. 다중 슬레이브 포트를 가지는 전송로의 채널 제어회로에 있어서, PCM 하이웨이로 입력되는 PCM 데이터를 ADPCM 데이터로 코딩하여 출력하고 이의 역동작을 수행하는 트랜스코딩 수단과, 가입자 라인과 상기 트랜스코딩수단의 PCM 하이웨이의 사이에 각각 접속되어 상기 가입자 라인으로부터의 수신 데이터를 채널 제어 데이터에 의해 시그날링 데이터와 정보 데이터로 분리처리하고, 상기 처리된 데이터를 채널할당신호들의 입력에 의해 상기 트랜스코딩수단의 PCM 하이웨이로 출력하고, 상기 상기 트랜스코딩수단의 PCM 하이웨이로부터의 데이터를 채널할당신호들의 입력에 응답하여 처리하고, 상기 처리된 데이터를 상기 수신 데이터에 동기된 클럭에 의해 상기 가입자 라인으로 전송하는 다수의 슬레이브 포트들과, 상기 트랜스코딩수단과 상기 다수의 슬레이브 포트들의 사이에 접속되어 상기 다수의 슬레이브 포트들과 상기 트랜스코딩수단을 인터페이스하는 인터페이싱 수단과, 상기 다수의 슬레이브 포트들의 채널을 순차적으로 할당함과 동시에 데이터 전송클럭을 공급하는 채널할당제어수단로 구성함을 특징으로 하는 다중 슬레이브 포트를 가지는 전송로의 채널 제어 회로.
2. 제1항에 있어서, 상기 다수의 슬레이브 포트들 각각은, 상기 인터페이싱 수단으로부터 출력되는 제어신호에 의해 비트 클럭과 프레임 동기 펄스를 출력함과 동시에 2B+D의 채널 데이터를 처리하여 상기 가입자 라인으로 송수신하는 전송수단과, 상기 전송수단으로부터 출력되는 B채널 데이터를 상기 프레임 동기펄스에 의해 내부의 레지스터에 로딩하고, 상기 채널할당제어수단으로부터 출력되는 채널할당신호에 응답하여 상기 로딩된 B채널의 데이터를 상기 트랜스코딩수단의 수신 PCM 하이웨이(TXL)로 출력하는 송신채널데이터 처리수단과, 상기 트랜스코딩수단의 송신 PCM 하이웨이(RXL)로부터 입력되는 B채널의 데이터를 상기 채널할당신호에 의해 내부의 레지스터로 로딩하고, 상기 전송수단으로부터 출력되는 프레임 동기 펄스 및 비트 클럭에 응답하여 상기 전송수단으로 출력하는 수신 채널 데이터 처리수단과, 상기 전송수단의 D채널 송수신 포트와 상기 인터페이싱 수단에 접속되어 직렬 데이터를 송수신하는 직렬 통신수단으로 구성함을 특징으로 하는 다중 슬레이브 포트를 가지는 전송로의 채널 제어 회로.
3. 제2항에 있어서, 상기 전송수단은, 가입자 라인과의 임피던스 정합 및 교류신호를 인터페이싱하는 라인 인터페이스와, 상기 라인 인터페이스에 접속되어 있으며 상기 인터페이싱 수단의 제어에 의해 비트 클럭과 프레임 동기 펄스를 출력함과 동시에 채널 데이터를 처리하여 2B+D 데이터를 송수신하는 가입자 루프를 위한 DASL로 구성함을 특징으로 하는 다중 슬레이브 포트를 가지는 전송로의 채널 제어회로.
4. 제3항에 있어서, 상기 상기 송신 채널 데이터 처리수단은, 상기 전송수단내의 DASL로부터 출력되는 B채널 데이터를 비트 클럭에 의해 병렬 데이터로 변환하는 직렬 병렬 변환 수단과, 상기 직렬 병렬 변환 수단의 출력을 상기 프레임 동기 펄스의 반전신호에 의해 래치하여 출력하는 래치수단과, 상기 래치된 데이터를 상기 채널할당신호에 응답하여 내부의 레지스터에 로딩하고 채널클럭에 응답하여 직렬로 변환하여 트랜스코딩수단의 수신 PCM 하이웨이(TXL)로 출력하는 병렬-직렬 변환수단으로 구성함을 특징으로 하는 다중 슬레이브 포트를 가지는 전송로의 채널 제어회로.
5. 제3항 또는 제4항에 있어서, 상기 수신 채널 데이터 처리수단은, 상기 송신 PCM 하이웨이(RXL)로부터 출력되는 B채널 데이터를 상기 채널 클럭(CLK)에 의해 병렬 데이타로 변환하는 직렬 병렬 변환 수단과, 상기 직렬 병렬 변환 수단의 출력을 상기 채널할당신호에 의해 래치하여 출력하는 래치수단과, 상기 래치된 데이터를 상기 프레임 동기 펄스에 응답하여 내부의 레지스터에 로딩하고 비트클럭에 응답하여 직렬로 변환하여 상기 DASL의 B채널 수신단자로 출력하는 병렬 직렬 변환 수단으로 구성함을 특징으로 하는 다중 슬레이브 포트를 가지는 전송로의 채널 제어회로.
6. 제5항에 있어서, 상기 직렬 통신수단은, 상기 인터페이싱 수단의 제어에 의해 상기 DASL과 상기 인터페이싱 수단과의 직렬 데이터를 상기 인터페이싱하는 유와트임을 특징으로 하는 다중 슬레이브 포트를 가지는 전송로의 채널 제어회로.
7. 다중 슬레이브 포트를 가지는 전송로의 채널 제어회로에 있어서, PCM 하이웨이로 입력되는 PCM 데이터를 ADPCM 데이터로 코딩하여 출력하고 이의 역동작을 수행하는 트랜스코딩수단과, 가입자 라인과 상기 트랜스코딩수단의 PCM 하이웨이의 사이에 각각 접속되어 상기 가입자 라인으로부터의 수신 데이터를 수신 데이터에 동기된 클럭에 의해 처리하고 상기 처리된 데이터를 채널할당신호들의 입력에 의해 상기 트랜스코딩수단의 PCM 하이웨이로 출력하는 다수의 슬레이브 포트들과, 상기 다수의 슬레이브 포트들의 채널을 순차적으로 할당함과 동시에 데이터 전송클럭을 공급하는 채널 할당제어수단으로 구성함을 특징으로 하는 슬레이브 포트를 가지는 전송로의 채널제어회로.