KR0162822B1 - 디지탈 통신 시스템의 링코드 검출회로 - Google Patents

Abstract

DM 방식으로 변조되고 시분할 다중화된 신호열에서 링 코트를 검출하는 회로로서, DM방식 디지탈 통신 시스템의 수신 회로에 있어서 각 가입자 정합부 마다 링 코드 회로가 있어야 하는 것을 개선코자 하는 회로에 관한 것이다.

송신측에서 하나의 링 발생회로에서 연속적으로 발생한 링 코드가 다중화 전송로의 해당 채널과 교환된 후, 전송된 수신 데이타의 배열을 프레임 순에서 16프레임 단위의 채널순으로 변환하며, 변환 배열된 프레임 순에서 10프레임 단위의 채널순으로 변환하며, 변환 배열된 데이타를 병렬 변환하여 병렬 변환된 데이타가 링 코드와의 대응 여부를 검출하고, 검출시 업 카운트를 하고 미검출시 다운 카운트를 하여 카운트 값을 저장한 후 16프레임 후에 다시 로드하여 카운트를 계속하여 카운트 값이 32이상이 되면 링 코드 검출된 채널 번호를 출력함으로써 수신되는 다중화 된 신호열을 역 다중호시키지 않은 상태에서 전 채널에 대한 링 코드를 하나의 링 코드검출회로로서 검출한다.

Description

디지탈 통신 시스템의 링코드 검출회로

제1도는 DM 방식 데이타 전송 포맷도.

제2도는 종래의 시스템 구성도.

제3도는 본 발명이 적용되는 시스템 구성도.

제4도는 본 발명에 따른 회로도.

제5도는 제4도의 각 부분의 동작 타이밍도.

제6도는 제4도의 수신 데이타 변환 메모리 맵도.

* 도면의 주요부분에 대한 부호의 설명

10 : 제어신호 발생부 20 : 수신데이타 변환부

30 : 어드레스 발생부 40 : 직/병렬 변환부

50 : 링코드 검출부 60 : 카운트부

70 : 제1오버플로우 검사부 80 : 제2오버플로우 검사부

90 : 카운트 데이타 저장부 100 : 채널 번호 출력부

본 발명은 디지탈 통신 스스템의 링코드(ring code)검출 회로에 관한 것이으로, 특히 DM(Delta Modulation) 방식으로 변조된 신호를 시분할 다중화다중화(time dvision multiplex) 방식으로 다중화하여 통신하는 통신 시스템의 수신 회로에 있어서 수신되는 다중화 신호열을 억 다중화시키지 않을 상태에서 하나의 링코드 검출 회로로서 전 채널에 대한 링코드를 검출 회로로서 전 채널에 대한 링코드를 검출할 수 있는 회로에 관한 것이다.

현재 아나로그 신호를 디지탈 형태로 변화하는 변조 방식의 하나로서 DM이 널리 이용되고 있다.

상기 DM은 현 시점의 신호치를 1샘플(sample)간격 만틈의 과거의 시점에서 양자화된 진폭지와 비교하고, 앞의 값에 비하여 높은가 낮은가에 따라 논리 1또는 논리 0의2진 부호로 변환한다.

상기와 같이 변조된 디지탈 형태의 신호를 일반적으로 시분할 다중화 방식으로서 하나의 통신로에 다중화하여 송신 및 수신을 한다. 또한 상기 DM 방식으로 변조된 디지탈 데이타의 송수신은 통상적으로 15채널의 다중화 정보를 512kbps 정보 전송율로 송수신하거나 30채널의 다중화 정보를 1024kpbs 정보 전송율로 송수신한다. 상기 15채널 또는 30채널의 다중화 정보는 전송율에 따라 프레임(frame)구조가 다르게 된다.

일예를 들면 30채널의 다중화 정보는 제1도와 같이 채널수가 32채널로 된 1024kbps 정보 전송율의 프레임 구조를 갖는다,. 여기서 트래픽(traffic) 채널은 제3-제32채널(CH2-CH31)이 된다. 그리고 제1채널(CH0)은 항상 논리1이 삽입되고 제2채널(CH1)은 프레임 배열 신호를 갖는 프레임 신호를 갖는 프래엠 채널이 되며, 프레임 주파수는 32KHZ이다.

한편 상기와 같은 프레임 구조의 전송 포맷(format)으로 정보를 송수신하는 DM방식 통신 시스템에서 송신 가입자의 수신 가입자 호출시 수신가입자로 링신호를 송출하기 위해 송신측에서는 송신 가입자로 부터의 링신호를 검출하고 링코드를 발생하여 대중화된 신호로 전송되며, 수신측에서는 상기 링코드를 검출하여 수신가입자로 링 신호를 송출한다.

상기한 DM 방식 통신 시스템은 제2도와 같이 송신부(3)와 수신부(4)로 나뉘어 구성된다.

상기 제2도의 구성중 송신부(3)는 제1-제30송신 가입자 정합부(T1-T30)와 프레임 신호 발생부(1)와 다중화부(2)로 구성된다. 그리고 상기 제1-제30송신 가입자 정합부(T1-T30) 각각은 대응되는 제1-제30송신 가입자(ST1-ST30)로 부터의 링 신호를 검출하고, 각 가입자의음성 신호를 DM 방식으로 디지탈 변환하여 코딩(coding)하여, 상기 검출된 링 신호에 따라 링 코드를 발생한다.

또한 수신부(6)는 프레임 신호 검출 및 조정부(4)와 역다중화부(5)와 제1-제30송신 가입자 정합부(R1-R30)로 구성된다.

그리고 상기 제1-제30수신 가입자 정합부(R1-R30) 각각은 수신된 디지탈 신호를 디코우딩(decoding)하여 음성 신호로 변환하고, 수신된 디지탈 신호에서 링 코드를 검출하며, 대응되는 제1-제30수신 가입자(ST1'-ST30')로 링 신호를 송출한다.

상기 제2도의 구성중 제1-제30송,수신 가입자(ST1-ST30, ST1'-ST30')는 제1도와같은 전송 포맷으로 전술한 바와 같이 30가입자에 대한 통신 서비스를 할 경우에 예이다.

상기 제1도 및 제2도를 참조하여 종래의 링코드 송수신 동자예를 설명하면 다음과 같다.

제2도의 제1-제30송신 가입자(ST1-ST30)로부터 링 신호가 각각 대응되는 제1-제30송신 가입자 정합부(T1-T30)에 입력되면, 상기 제1-제30송신 가입자 정합부(T1-T30)는 상기 링 신호를 검출하고, 검출된 링 신호에 따른 링 코드를 발생하여 다중화부(2)로 각각 출력한다. 그리고 프레임 신호 발생부(1)에서는 프레임 신호를 발생하여 상기 다중화부(2)로 출력한다.

이에 따라 상기 다중화부(2)는 상기 프레임 신호가 제1-제30송신 가입자 정합부(T1-T30)의 링코드를 제1도와 같은 프레임 구조의 전송포맷으로 다중화하여 전송 데이타(TXD)로써 전송로로 저송한다.

그러면 수신부(6)에서는 전송로를 통하여 수신 데이타(RXD)를 역다중화부(5)에서 역 다중화하여 해당 채널의 제1-제30수신 가입자 정합부(R1-R30)로 출력한다. 이때 프레임 신호검출 및 조정부(4)는 상기 수신데이타(RXD)에서 프레임 신호를 검출하여 데이타 수신을 조정한다.

상기 제1-제30수신 가입자 정합부(R1-R30)는 상기 역 다중화된 해당 채널의 수신 데이타에서 링 코드를 검출하고 대응되는 제1-제30수신 가입자(ST1'-ST30')로 링 신호를 송출한다. 그러므로 호출이 이루어지게 되며 송시 가입자와 수신 가입자간의음성 통화가 각각 해당 채널을 통하여 이루어진다.

한편 상기 링 코드는 일반적으로 1프레임에 1비트씩의해당 가입자의 채널에 다중화되며, 16프레임 동안 1프래임을 제외한 15비트로 이루어진다. 그러므로 수신측에서는 16프레임의 데이타를 수신하여 링코드 여부를 검출한다.

상기와 같이 종래의 시스템에서는 모든 가입자 정합부에 링코드 발생을 위한 링코드 발생기와 링 코드검출을 위한 링코드 검출기가 필요하게 되므로 구성 논리 소자가 증가하여 되며 원가가 상승하는 문제점이 있었다. 또한 링코드 검출기에 아나로그 회로가 포함되어 있어 시그날링(signalling)에 정확성을 기하기 곤란한 단점이 있었다.

따라서 본 발명의 목적은 DM 방식으로 변조된 신호를 시분할 다중화하여 통신하는 디지탈 통신 시스템의 수신 회로에 있어서, 송신측에서 하나의 링코드 발생기로서 연속적으로 발생시켜 다중화 전송로의 해당 채널과 교환한 후 전송하는 전 채널에 대한 링 코드를 수신측에서 하나의 링코드 검출회로로서 수신되는 다중화된 신호열을 역 다중화시키지 않은 상태에서 검출 할 수 있는 링 코드 검출 회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제3도는 본 발명이 적용되는 시스템 구성도로서, 각각 대응되는 제1-제30송신 가입자(ST1-ST30)로 부터의 링 신호를 검출하며, 각 가입자의 음성 신호를 DM 방식으로 디지탈 변환하여 코딩하는 제1-제30송신 가입자 정합부(T1-T30)와, 링 코드를 연속적으로 발생하는 링 코드 발생기를 구비하여 상기 제1-제30송신 가입자 정합부(T1-T30)의 링 신호 검출에 따라 상기 발생되는 링 코드의 다중화 및 교환을 제어하는 링 코드 발생 및 제어부(30)와, 프레임 신호를 발생하는 프레임 신호발생부(302)와, 상기 제1-제30송신 가입자 정합부(T1-T30)의 코딩된 음성 데이타와 상기 프레임 신호를 해당 채널에 다중화하며 상기 링코드 발생 및 제어부(301)의 제어에 의해 상기 링 코드를 상기 프레임 신호를 해당 채널에 다중화 하고 교환하여 전송 데이타(TXD)로 출려하는 다중화 및 교환부(303)를 구비하는 송신부(300)와, 전송로를 통한 수신 데이타(RXD)에서 프레임 신호를 검출하고 데이타 수신을 조정하는 프레임 신호검출 및 조정부(401)와, 상시 수신 데이타(RXD)에서 링 코드를 검출하여 링 신호 송출을 제어하는 링코드 검출 및 제어부(402)와, 상기 수신 데이타(RXD)의 음성 대이타를 역 다중화 하는 역다중화부(403)와, 각가 해당 채널의 상기 역 다중화된 음성 데이타를 디코우딩하여 음성 신호로 변환하여 각 제1-제30수신 가입자 (ST1'-ST30')로 링 신호를 송출하는 제1-제30수신 가입자 정합부(ST1'-ST30')를 구비하는 수신부(400)로 구성된다.

상기 제3도의 구성중 제1-제30송,수신 가입자(R1-R30,ST1'-ST30')는 전술한 제2도에서와 같이 30가입자에 대한 통신서비스를 할 경우의 예이다. 그러므로 제3도의 송신부(300)의 제1-제30송신 가입자(ST1-ST30)로부터 링 신호가 각가 대응되는 제1-제30송신 가입자 정합부(T1-T30)에 입력되면, 상기 제1-제30송신 가입자(T1-T30)는 상기 링 신호를 검출하며 링 코드 발생 및 제어부(301)에 알린다.

그러면 링코드 발생 및 제어부(301)는 링 코드 발생기로서 연속적으로 발생되는 링 코드를 다중화 및 교환부(303)를 제어하여 제1도와 같은 저송 포맷은 해당 채널에 교환하여 준다. 또한 프레임 신호 발생부(302)에서는 프레임 신호를 발생하여 상기 다중화 및 교환부(303)로 출력한다. 이에 따라 상기 다중화 및 교환부(303)로 출력한다. 이에 따라 싱기 다중화 및 교환부(303)에서는 상리 링 코드와 프레임 신호가 다중화된 데이타를 전송 데이타(TXD)로써 전솔로로 전송한다.

한편 수신부(400)에서는 전송로를 통하여 수신 데이타(RXD)를 링코드검출 및 제어부(402)에 입력하여 링 코드를 검출하여 제1-제30수신 가입자 정합부(R1-R30)의 해당 가입자 경험부를 제어하여 제1-제30수신 가입자 (ST1'-ST30')의 해당 가입자로 링신호를 송출한다. 그르머로 호출이 이루어지게되며 송신 가입자와 수신 가입자간의 음성 통화가 각각 해당 채널을 통하여 이루어진다.

이때 제1-제30송신 가입자(ST1-ST30)의 음성 신호를 각각 대응되는 제1-제30송신 가입자 정합부(T1-T30)에서 디지탈 변환되어 DM방식으로 코딩되고 다중화 및 교환부(303)에서 해당 채널로 다중화 되어 전송 데이타(TXD)로써 전송된다.

상기 전송된 전송 데이타(TXD)는 수신 데이타(RXD)로써 역다중화부(40)에서 역 다중화되어 각각 해당되는 제1-제30수신 가입자 정합부(R1-R30)에서 음성 신호로 디코우딩되어 제1-제30수신 가입자(ST1'-ST30')로 송출한다.

여기서 프레임 신호 검출 및 조정부(401)는 상기 수신 데이타(TXD)에서 프레임 신호를 검출하여 데이타 수신을 조정한다.

상기한 바와 같이 본 발명에서는 종래와 같이 링코드 발생회로와 링 코드 검출회로가 각 가입자 정합부에 위치하는 것이 아니고 시스템 공통 부분으로 취급되어 하나의 링 코드 발생회로와 링 코드 검출회로에서 전 채널에 대한 링 코드를 발생 및 검출하는 것이다.

제4도는 본 발명에 따른 링 코드 검출회로의 회로도로서, 소정 주파수의 메인 시스템 클럭신호(MCK)를 반전 입력하고 프레임 동기신호(FS)에 동기하여 상기 메인 시스템 클럭신호(MCK)를 소정 분주하여 제1-제11클럭신호(CLK1-CLK11)를 발생하는 제어신호 발생부와(10)와, 소정 저장 영역을 가진 램(RAM)(25)를 구비하고 있으며, 상기 프레임 동기신호(FS)에 동기되며 상기 제3클럭신호(CLK3)의 주파수와 같은 채널 주파수로 시분할 다중화된 수신 데이타(RXD)를 상기 제2클럭신호(CLK2)의 반주기 마다 입력하여 상기 메인 시스템 클럭(MCK)과 상기 제1-제2클럭신호(CLK1-CLK2)를 소정 논리 조합하여 발생시킨 수신 데이타 라이트 신호와 소정의 수신 데이타 라이트 어드레스에 의해 상기 램(25)에 저장하고, 저장된 데이타를 상기 제2클럭신호(CLK2)를 반전시켜 발생시킨 변환 데이타 리드 신호와 소정의 데이타 리드 어드레스에 의해 프레임순으로 입력되는 수신 데이타(RXD)의 배열을 16프레임 단위의 채널등으로 변환하여 상기 제2클릭신호(CLK2)의 나머지 반주기 마다 출력하는 수신 데이타 변환부(20)와, 상기 수신 데이타(RXD)가 각 프레임의 채널 순서에 따라 상기 램(25)에 저장되며, 저장된 데이타가 각 채널의 프레임 순서에 따라 출력되도록 상기 제2클럭신호(CLK2)를 선택신호로 하여 상기 제3-제11클럭신호(CLK3-CLK11)를 소정 조합에 의해 수신 데이타 라이트 어드레스와 변환 데이타 리드 어드레스를 발생하여 상기 수신 데이타 변환부(20)에 제공하는 어드레스 발생부(30)와, 상기 제2클럭신호(CLK2)를 상기 제1클럭신호(CLK1)로서 래치시킨 쉬프트 클럭신호(SLK)의 의해 상기 수신 데이타 변환부(20)에서 직렬 출려되는 데이타를 쉬프트시켜 병렬 데이타로 변환하는 직/병렬 변환부(40)와, 설정된 링 코드에 대응 여부에 따라 어드레스의 데이타를 일정 논리 값으로 세팅(setting)한 롬(ROM)(51)을 구비하고 있으며, 상기 직/병렬 변환부(40)의 병렬 데이타에 대응하는 상기 롬(51)의 어드레스에 세팅되어 있는 데이타를 링 코드 검출여부를 나타내는 검출신호(CUD)로 출력하는 링 코드 검출부(50)와, 상기 검출신호(CUD)의 상태에 따라 링 코드 검출시는 상기 제5클럭신호(CLK5)의 반전 신호를 업 카운트(up count)하고 링 코드 미검출시는 상기 제1클럭신호(CLLD1)를 다운 카운트(down count)하며, 16프레임 후에 다시 상기 카운트 결과를 로드(load)하며 검출신호(CUD)의 상태에 따라 카운트를 계속하느 카운트부(60)와, 상기 카운트부(60)의 카운트 값을 래치 클럭 신호에 의해 래치하며 상기 카운트부(60)가 업 카운트시 카운트 값이 32이상이 되면 라이트 클럭신호에 동기한 채널 번호 라이트 신호를 출력하는 제1오버플로우(over flow) 검사부(70)와, 상기 제5클럭신호(CLK5)를 상기 제6클럭신호(CLK6)로 래치하여 상기 제1오버플로우 검사부(70)에 래치 클럭 신호로 제공하며, 상기 래치 클럭신호와 상기 검출신호(CUD)와 상기 카운트부(60)의 카운트 값과 상기 제1오버플로우 체크부(70)의 래치된 최상위 비트 데이타를 소정 논리 조합하여 상기 카운트(60)가 다운 카운트시 카운트 값이0이 되면 카운트 디제이블(disable)시켜 카운트를 중지토록 하는 제2오버플로우 검사부(80)와, 소정 자정 영역을 가진 램(95)을 구비하고 있으며, 상기 제7, 제11클럭신호(CLK7-CLK11)를 상기 램(95)의 어드레스로 입력하며, 상기 제3-제6클럭신호(CLK3-CLK6)를 소정 논리 조합하여 카운트 데이타 라이트 신호와 카운트 데이타 리드 신호를 발생하고, 상기 제1오버플로우 검사부(70)의 래치된 카운트 값을 상기 발생된 카운트 데이타 라이트 신호에 의해 상기 램(95)에 저장하며, 저장된 카운트 값을 상기 발생된 카운트 데이타 리드 신호에 의해 상기 카운트부(60)에 제공하는 카운트 데이타 저장부(90)와, 소정 저장 영역을 가진 FIFO(First-In Fisrt-Out)(102)을 구비하고 있으며, 상기 제1오버플로우 검사부(70)에 채널번호 라이트 신호에 의해 상기 제7-제11클럭신호(CLK7-CLK11)를 링 코드 검출된 채널 번호롤 상기 FIFO(102)에 저장하고, 저장된 채널 번호를 데이타 리드신호(RD)에 의해 출력하는채널 번호 출력부(100)로 구성된다.

상기 제4도의 구성중 제어신호 발생부(10)는 인버터(11) 및 버퍼(12)와 종속 접속된 카운트(13-15)로 구성된다.

수신 데이타 변환부(20)는 3상태 버퍼(21)와, 오아게이트(22)와, 래치(D플립플롭)(23)와, 임버터(24)와, 램(25)으로 구성된다.

어드레스 발생부(30)는 종속 접속된 멀티플렉서(31-33)로 구성되며, 직/병렬 벼환부(40)는 래치(D플립플롭)(41)와, 직/병력 쉬프트 레지스터(42)로 구성된다.

링코드 검출부(50)는 롬(51)와 래치(D플립플롭)(52-53)로 구성되며, 카운트(60)는 노아게이트(61)와, 인버터(62)(63)와, 멀티플렉서(64)와, 종속 접속된 업/다운 카운터(65-66)로 구성된다.

제1오버플로우 검사부(70)는 래치(D플립플롭)(71,73)와, 인버터(72)와, 낸드게이트(74)와, 3상태 버퍼(75)로 구성되며, 제2오버플로우 검사부(80)는 래치(D플립플롭(81))와, 오아게이트(82)와, 인버터(83)와, 앤드게이트(84-85)와, 노아게이트(86)로 구성된다.

카운트 데이타 저장부(90)는 낸드게이트(91, 94)와, 래치(D플립플롭)(92)와, 인버터(93)와, 램(95)의 구성되며, 채널번호 출력부(100)는 낸드게이트(101)와, FIFO(102)와, 3상태 버퍼(103)로 구성된다.

제5도는 제4도의 각 부분의 동작 타임도이다.

제6도는 제4도중 램(25)의 수신 데이타 변환 메모리 맵(memory map)도이다.

이하 본 발명에 따른 제4도의 동작예를 제5도의 동작 타이밍도와 제6도의 메모리 맵도를 참조하여 상세히 설명한다.

지금 전원 온되고 제5a도의 (b)와 같이 메이 시스템 클럭신호(MCK)가 제4도의 인버터(11)와 D플립플롭(23)의 클럭입력 단자에 입력되고 제5a도의 (a)와 같은 프레임 동기신호(FS)가 버퍼(12)에 입력되며 제5a도의 (e)와 같은 수신 데이타(RXD)가 3상태버퍼(21)에 입력되면, 수신 카운터(13-15)는 상기 프레임 동기 신호(FS)에 동기하며 상기 인버터(11)에 의해 반전된 메인 시스템 클럭신호()를 분주한다.

이때 상기 수신 데이타(RXD)는 전술한 제3도에서와 같이 송신 가입자로 부터의 링 신호에 따라 송신측의 하나의 링 코드 발생회로에서 발생된 링 코드가 제1도와 같은 전송 포맷의 해당 채널에 다중화 및 교환된 시분할 다중화 데이타 열이며, 본 발명에서는 30가입자에 대한 송신 서비스를 수행할 경우의 예를 들어 설명한다. 그러므로 상기수신 데이타(RXD)의 정보 전송율은 1024kbps가 되며, 상기 프레임 동기신호(FS)의 주파수는 32KHZ가 된다. 또한 상기 메인 시스템 클럭의 주파수는 4096KHZ가 된다.

상기 카운터(13-14)는 각각 4비트 2진 카운터로서 상기 인버터 (11)에서 반전된 메인 시스템 클럭신호()를 클럭입력단자(CP)에 공통 입력하고, 상기 버퍼(12)를 통한 프레임 동기신호(FS)ㄹ르 로드신호 입력단자()에 공통 입력하며, 병렬 데이타 입력단자(P1-P4)는 접지된다. 그리고 카운터(13)의 캐리출력단자(TC)에 카운터(14)의 카운트 인에이블 트리클(trickle) 입력단자(CET)가 접속되며, 카운터(14)의 캐리 출력단자(TC)에 카운터(15)의 카운터(14-15)는 종속 접속된다. 그러므로 상기 카운터(13)의 출력단자(Q1-Q4)에서는 2048KHZ의 제1클릭신호(CLK1), 1024KHZ의 제2클릭신호(CLK2), 512KHZ의 제3클릭신호(CLK4)가 각각 출력된다. 또한 카운터(14)의 출력단자(Q1-Q4)의 출력단자(Q1-Q4)에서는 128KHZ의 제5클릭시호(CLK5), 64KHZ의 제6클럭신호(CLK6), 32KHZ의 제7클럭신호(CLK7), 16KHZ의 제8클럭신호(CLK8)가 각각 출력되며, 카운터(15)의 출력단자(Q1-Q3)에서는 8KHZ의 제9클럭신호(CLK9), 4KHZ의 제10클럭신호(CLK10), 2KHZ 제11클럭신호(CLK11)가 출력된다.

상기 3상태버퍼(21)는 제5a도의 (d)와 같은 제2클럭신호(CLK2)의 로우구간에서 제5a도의 (f)와 같이 인에이블 되며, 인에블시 제5a도의 (e)와 같은 수신 데이타(RXD)는 램(25)의 데이타 단자(D0)에 입력된다. 이때 D플립플롭(23)의 데이타 입력단자(D)에는 오아게이트(22)에 의해 제1-제2클럭신호(CLK1-CLK2)가 논리합된 신호가 인가되므로 출력단자(Q)에서는 제5a도의 (g)와 같은 신호가 출력되어 상기 램(25)의 라이트 인에블단자(W)에 수신 데이타 라이트 신호로서 인가된다. 이에 따라 상기 램(25)은 상기 제5a도의 (e)와 같이 직렬로 입력되는 수신 데이타(RXD)를 상기 수신 데이타 라이트 신호의 로우에 의해 어드레스 입력단자(A0-A8)에 입력되는 9비트의 수신 데이타 라이트 어드레스의 지정 저장 여역에 저장한다. 그리고 상기 3상태버퍼(21)가 디제이블 되는 제2클럭신호(CLK2)의 하이구간에서 상기 램(25)의 리드인에이블단자(R)에는 인버터(24)에 의해 반전된 상기 제2클럭신호(CLK2)가 제5a도의 (h)와 같은 변환 데이타 리드신호로써 인가된다. 이에 따라 상기 램(25)은 어드레스 입력단자(A0-A8)에 입력되는 9비트의 변환 데이타 리드 어드레스의 지정 저장 영역에 저장된 데이타를 데이타 단자(D0)를 통하여 출력한다.

여기서 상기 램(25)의 수신 데이타 라이트 어드레스와 변환 데이타 리드 어드레스는 멀티플렉서(31-33)에서 발생된다. 멀티플랙서(31)의 입력단자(a1-a4)에는 각각 상기 제3-제6클럭신호(CLK3-CLK6)가 입력되며 입력단자(b1-b4)에는 상기 제7-제10클럭신호(CLK7-CLK10)가 각각 입력된다. 멀티플랙서(32)의 입력단자(a1-a4)에는 상기 제7-제10클럭신호(CLK7-CLK10)가 각각 입력되며 입력단자(b1-b4)에는상기 제11, 제3-제5클럭신호(CLK11, CLK3-CLK5)가 각각 입력된다. 멀티플렉서(32)의 입력단자(a1)에는 상기 제11클럭신호(CLK11)가, 입력단자(b1)에는 상기 클럭신호(CLK6)가 입력된다. 그리고 상기 멀티플렉서(31-33)의 선택신호 입력단자(S)에는 상기 제2클럭신호(CLK2)가 공통 입력되므로, 상기 멀티플렉서(31-33)는 교호적으로 각각의 입력단자(a1-a4)의 클릭신호 또는 입력단자(b1-b4)로 출력한다. 이때 상기 멀티플렉서(31-33)에서 입력단자(a1-a4)의 입력 클럭 신호가 선택 출력될 때 멀티플렉서(31)의 출력단자(Z1-Z4)의 출력 a0-a3과, 멀티플렉서(32)의 출력단자(Z1-Z4)의 출력 a8이 상기 램(25)의 수신 데이타 라이트 어드레스 된다. 이와 대응되게 상기 멀티플렉서(31-33)에서 입력단자(b1-b4)의 입력클럭 신호가 선택 출력될 때 멀티플렉서(31-33)의 출력 a0-a8이 상기 램(25)의 변환 데이타 리드 어드레스가 된다.

그러므로 상기 램(25)의 어드레스는 제5a도의 (i)와 같이 제5a도의 (e)와 같이 프레임 순 즉, 제1프레임의 제1채널(F0-CH0), 제1프레임의 제2채널(F0-CH1),..., 제16프레임의 제31채널(F15-CH30), 제16프레임의 제32채널(F16-CH31)의 순으로 상기 램(25)에 저장되는 수신 데이타(RXD)의 배열이 채널순 즉, 제1프레임의 제1채널(F0-CH0), 제2채널(F1-CH0),...,제15프레임의 제32채널(F15-CH31), 제16프레임의 제32채널(F16-CH31)의 순으로 배열이 변환된다. 이때 상기 램(25)의 메모리 맵은 제6도와 같으며 연속적으로 수신 데이타(RXD)가 저장된후, 채널 순으로 읽혀져 출력된다. 상기 제5a도의 (i)에서 RA는 상기 램(25)의 라이트 어드레스 즉, 수신 데이타 라이트 어드레스를 나타내며, WA는 상기 램(25)의 어드레스 즉, 변환 데이타 리드어드레스를 나타낸다. 이에 따라 상기 램(25)의 데이타 단자(DO)의 상태는 제5a도의 (j)와 같이 되며, 이때 RD는 저장되는 수신 데이타(RXD)를 나타내며 WD는 읽혀지는 데이타를 나타낸다.

상기 램(25)에서 출력되는 데이타는 직/병렬 쉬프트 레지스터(42)의 데이타 입력단자(D)에 입력되며 제4도 (K)와 같은 쉬프트 클럭신호(SLK)에 의해 쉬프트시켜 15비트의 병렬 데이타로 변환 출력한다. 이때 상기 쉬프트 클럭신호(SCK)는 D플립플롭(41)에서 상기 제2클럭신호(CLK2)를 상기 제1클럭신호(CLK1)로서 래치시켜 발생한다. 상기 변환된 병렬 데이타는 롬(51)의 어드레스단자(A1-A15)에 어드레스로서 입력된다.

상기 롬(51)에는 상기 표와 같이 설정된 15비트의 링 코드에 대응하는 어드레스의 저장 영역과 하기 표의 어드레스를 제외한 대응치 않는 어드레스의 저장 영역에 회로와는 논리 값을 사전에 세팅시켜 놓는다.

본 발명에서는 상기 표(1)과 같은 어드레스의 저장 영역은 하이로 세팅하고 나머지는 로우로 세팅한 것으로 설명한다.

따라서 상기 직/병렬 쉬프트 레지스터(42)의 출력 병렬 데이타가 상기 표1의 어드레스중 어느 하나와 같을 때 즉, 링 코드가 검출되었을 때의 상기 표(51)의 출력단자(DO)에서는 하이가 출력되고 링 코드가 검출되지 않았을 때는 로우가 출력된다. 이때 상기 롬(51)의 어드레스으 타이밍은 제5도(A)의 (e)과 같다. 상기 롬(51)의 출력은 D플립플롭(53)에 래치되는데, 상기 D플립플롭(53)의 클럭입력단자에는 제5도(A)의 (m)과 같은 64KBZ의 주파수를 갖는 신호즉, 상기 제6클럭신호(CLK6)를 상기 제2클럭신호(LK2)로 래치하이는 D플립플롭(52)의 반전출력단자()의 출력신호가 인가된다.

상기 D플립플롭(53)의 출력은 검출신호(CUD)로써 제5b도의 (h)와 같은 타이밍으로 멀티플렉서(64)의 선택신호 입력단자(S)와 인버터(83)와 앤드게이트(84)와, 업/다운 카운터(65-66)의 선택신호 입력단자(U/)와 D플립플롭(73)의 프리세트단자()에 입력된다.

상기 업/다운 카운터(65-66)는 상기 검출신호(CUD)의 상태에 따라 멀티플렉서(64)의 출력 클럭신호를 업 카운트 또는 다운 카운트한다.

이때 상기 검출신호(CUD)가 하이이면 상기 멀티플렉서(64)는 상기 제어 신호 발생부(10)의 제5b도의 (f)와 같은 제5클럭신호(CLKS)가 인버터(63)에 의해 반전된 신호를 출력하며, 상기 업/다운 카운터(65-66)는 상기 반전 제5클럭신호()를 업 카운트 한다.

반면에 상기 검출신호(CUD)가 로우이면 상기 멀티플렉서(64)는 상기 제어 신호 발생부(10)의 제5b도의 (b)와 같은 제1클럭신호(CLKS)를 출력하이며, 상기 업/다운 카운터(65-66)는 상기 반전 제5클럭신호(CLKS)를 업 카운트 한다.

상기 업/다운 카운터(65-66)의 카운터 값 CD-05는 제5b도의 (m)과 같은 D플립플롭(71)의 데이타 입력단자(DO-D4, D7)에 인가되어 제5b도의 (k)와 같은 래치 클럭 신호에 의해 레지된다. 상기 래치 클럭 신호는 D플립플롭(81)의 출력단자(Q)에서 출력되는 상기 제5클럭신호(CLK5)를 제5b도의 (g)와 같은 제6클럭신호(CLK6)로 레치시킨 신호이다. 그리고 상기 D플립플롭(71)에 레치된 카운트값을 출력 인에이블될시 출력된다.

상기 D플립플롭(71)에 래치된 카운트 값을 램(75)에 저장되며 16프레임후에 다시 상기 업/다운 카운터(65-66)에 로드되어 카운트 되는데, 상기 롬(75)는 라이트 인에이블 단자(WR)에 데이타 라이트신호가 입력되어 라이트 인에이블될시 상기 D플립플롭(71)의 출력에이타 dO-d7은 데이타 단자(DO-D7)에 입력하여 어드레스 입력려단자(A0-A4)에 각각 입력되는 상기 제어신호 발생부(10)의 제7-제11클럭신호(CLK7-CLK11)를 어드레스로 하여 저장한다.

또한 상기 롬(95)는 리드 인에어블단자()에 데이타 리드 신호가 입력되어 리드 인에이블될시 어드레스 입력단자(A0-A4)에 각각에는 상기 D플립플롭(71)의 출력 데이타 d6와 상기 인버터(93)의 데이타리드 신호가 동시에 입력되는데, 상기 출력 데이타 d6 D플립플롭(73)의 출력이 상기 D플립플롭(71)에 레치된 데이타 이므로 상기 검출신호(CUD) 하이에 의해 상기 D플립플롭에서 프리세트된 상태로써 하이가 된다. 그러므로 상기 제5b도의 (p)와 같은 데이타 리드 신호가 하이 일 때 상기 낸드게이트(74)에서는 채널 번호 라이트 신호가 출력되어 FIFO(102)의 라이트 인에비르 단자(W)에 입력되므로써, 상기 FIFO(102)에는 상기 제7-제11클럭신호(CLK7-CLK11)가 링 코드 검출된 채널 번호로 저장된다.

상기 저장된 채널 번호는 데이타 리드신호(RD)에 의해 상기 FIFO(102)가 리드 인에이블 됨으로써 SDO-SD4로 출력된다.

따라서 전술한 제3도에서와 같이 상기 채널 번호에 해당하는 수신 가입자에게 링 신호를 송출함으로써, 하나의 링 코드 검출회로로서 전 채널에 대한 입력되는 상기 제7-제11클럭신호(CLK7-CLK11)를 어드레스로 하여 저장된 데이타를 데이타단자(DO-D7)로 출력한다.

이때 상기 램(75)의 데이타 리드 신호는 상기 제5-제6클릭신호(CLK5-CLK6)는 부논리곱한 낸드게이트(91)의 출력을 인버터(93)로서 반전시킨 제5b도의 (p)와 같은 신호이며, 상기 램(95)의 데이타 라이트 신호는 상기 제4클릭신호(CLK4)를 상기 제3클릭신호(CLK3)로 래치시키는 D플립플롭(92)의 반전 출력단자(Q)의 출력과 상기 데이타 리드신호는 낸드게이트(94)에서 부논리곱한 제5b도의 (0)와 같은 신호이다. 그리고 상기 램(95)의 데이타 버스는 제5b도의 (i)와 같이 된다.

한편 상기 검출신호(CUD가 하이일 때 상기 업/다운 카운터(65-66)가 제5b도의 t2점에서 업 카운트를 수행하면, 카운트 값인 C0-C5는 D플립플롭(71)에 래치되고 램(95)에 저장된다. 그리고 16프레임 후에 업/다운 카운터(65-66)의 병렬 로드 인에이블단자(PE)에 입력되는 제5b도의 (e)과 같은 신호 즉, 상기 제5클럭신호(CLK5)와 제6클럭신호(CLK6)을 부논리곱하는 노아케기트(61)의 출력이 하이에 의해 상기 램(95)에 저장된 카운트 값인 d0-d4, d7은 업/다운 카운터(65)의 병렬 입력단자(P0-P3)와 업/다운 카운트(66)의병렬 입력단자(P0-P1)를 통하여 로드하여 카운트를 계속한다.

상기와 같이 업/다운 카운터(65-66)가 계속 업 카운트를 수행하여 카운트 값이 32이상이 되면 D플립플롭(71)의 출력 데이타 d7가 히이가 되어 낸드게이트(74)에 입력된다. 상기 낸드게이트(74)링 코드를 검출할 수있게 된다.

상기 FIFO(102)의 리드 인에이블 단자(R)에 인가되는 데이타 리드신호(RD)는 링 코드가 검출된 채널 번호를 읽어 전술한 제3도의 링 코드 검출 및 제어부(402)에서와 같이 수신 가입자 정합부를 제어하여 해당 가입자로 링 신호를 검출하기 위한 것이다.

또한 상기와 같이 상이 업/다운 카운터(65-66)가 32이상까지 업카운트 함으로써 로우가 되는낸드게이트(74)의 출력 채널 번호 라이트 신호는 3-상태 버퍼(75)에 입력되며, 제5b도의 (p)와 같은 상기 인버터(73)의 데이타 리드신호의 로우구간에서 상기 3-상태 버퍼(75)가 인에블 됨으로서 D플립플롭(73)에 입력된다.

또 한편 상기 검출신호(CUD)가 로우일 때 상기 업/다운 카운터(65-66)가 제5b도의 t1점에서 다운 카운트를 수행하여 카운트 값이 0가 되면 오아게이트(82)의 출력이 로우가 되어 앤드게이트(85)에 입력된다. 이에 따라 노아게이트(86)의 출력은 하이가 되며 업/다운 카운터(65)의 캐리인 단자(CI)에 인가된다. 그러므로 상기 업/다운 카운터(65)는 카운트를 중지하게 된다. 여기서 상기 노아게이트(86)의 출력은 제5b도의 제5b도의 (j)와 같다. 상기 제4도의 구성 회로에서 업/다운 카운터(65-66)는 파워 온리세트(power on reset)신호(POR)과 리세트 스위치 신호(SWR)를 부논리곱하는 앤드게이트(101)의 출력에 의해 리세트 된다. 여기서 파워 온 리세트 신호(POR)는 시스템의 파워 온시 발생되는 리세트 신호이며 리세트 스위치 신호(SWR)는 소정 리세트 스위치 조작에 의한 리세트 신호를 알린다. 상기한 바와 같이 본 발명에 따른 링 코드 검출 회로는 30가입자에 대한 1024kbps 정보 전송율의 다중화 정보 처리시의 예를 두었으나, 15가입자에 대한 512kbps정보 전송율의 다중화 정보 처리시에도 전송이 된다. 상술한 바와 같이 본 발명은 DM 방식 디지탈 통신 시스템의 수신회로에 있어서, 수신되는 다중화 된 신호열을 역 다중화시키지 않는 상태에서 전 채널에 대한 링 코드를 검출하는 회로로서, 링 코드 발생회로가 각 가입자 정합부에 있을 필요가 없으므로 부품의 수를 절감할 수 있으며 디지탈 로직(logic)만으로 구현되어 있으므로 신회성이 향상되어 용량의 확장에도 용이하게 대응할 수 있는 잇점이 있다.

Claims (1)

1. DM 방식 디지탈 통신 시스템의 링 코드 검출 회로에 있어서, 소정 주파수의 메인 시스템 클럭신호(MCK)를 반전 입력하고 프레임 동기신호(FS)에 동기하여 상기 메인 시스템 클럭신호(MCK)를 소정 분주하여 제1-제11클럭신호(CLK1-CLE11)를 발생하는 제어신호 발생부(10)와, 소정 저장 영역을 가진 램(RAM)(25)을 구비하고 있으며, 상기 프레임 동기신호(FS)에 동기되며 상기 제3클럭신호(CLE3)의 주파수와 같은 채널 주파수로 시분할 다중화된 수신 데이타(RXD)를 상기 제2클럭신호(CLK2)의 반주기 마다 입력하여 상기 메인 시스템 클럭(MCK)과 상기 제1-제2클럭신호(CLK1-CLK2)를 소정 논리 조합하여 발생시킨 수신 데이타 라이트 신호와 소정의 수신 데이타 라이트 어드레스에 의해 상기 램(25)에 저장하고, 저장된 데이타를 상기 제2클럭신호(CLK2)를 반전시켜 발생시킨 변환 데이타 리드 신호와 소정의 데이타 리드 어드레스에 의해 프레임순으로 입력되는 수신 데이타(RXD)의 배열을 16프레임 단위의 채널등으로 변환하여 상기 제2클럭신호(CLK2)의 나머지 반주기 마다 출력하는 수신 데이타 변환부(20)와, 상기 수신 데이타(RXD)가 각 프레임의 채널 순서에 따라 상기 램(25)에 저장되며, 저장된 데이타가 각 채널의 프레임 순서에 따라 출력되도록 상기 제2클럭신호(CLK2)를 선택신호로 하여 상기 제3-제11클럭신호(CLK3-CLK11)를 소정 조합에 의해 수신 데이타 라이트 어드레스와 변환 데이타 리드 어드레스를 발생하여 상기 수신 데이타 변환부(20)에 제공하는 어드레스 발생부(30)와, 상기 제2클럭신호(CLK2)를 상기 제1클럭신호(CLK1)로서 래치시킨 쉬프트 클럭신호(SLK)에 의해 상기 수신 데이타 변환부(20)에서 직렬 출력되는 데이타를 쉬프트시켜 병렬 데이타로 변환하는 직/병렬 변환부(40)와, 설정된 링 코드에 대응 여부에 따라 어드레스의 데이타를 일정 논리 값으로 세팅한 롬(ROM)(51)을 구비하고 있으며, 상기 직/병렬 변환부(40)의 병렬 데이타에 대응하는 상기 롬(51)의 어드레스에 세팅되어 있는 데이타를 링 코드 검출여부를 나타내는 검출신호(CUD)로 출력하는 링 코드 검출부(50)와, 상기 검출신호(CUD)의 상태에 따라 링 코드 검출시는 상기 제5클럭신호(CLK5)의 반전 신호를 업 카운트하고 링 코드 미검출시는 상기 제1클럭신호(CLLK1)를 다운 카운트하며, 16프레임 후에 다시 상기 카운트 결과를 계속하는 카운트부(60)와, 상기 카운트부(60)의 카운트 값을 래치 클럭 신호에 의해 래치하며 상기 카운트부(60)가 업 카운트시 카운트 값이 32이상이 되면 라이트 클럭신호에 동기한 채널 번호 라이트 신호를 출력하는 제1오버플로우 검사부(70)와, 상기 제5클럭신호(CLK5)를 상기 제6클럭신호(CLK6)로 래치하여 상기 제1오버플로우 검사부(70)에 래치 클럭 신호로 제공하며, 상기 래치 클럭신호와 상기 검출신호(CUD)와 상기 카운트부(60)의 카운트 값과 상기 제1오버플로우 체크부(70)의 래치된 최상위 비트 데이타를 소정 놀리 조합하여 상기 카운트부(60)가 다운 카운트시 카운트 값이 0이 되면 카운트 디제이블시켜 카운트를 중지도록 하는 제2오버플로우 검사부(80)와, 소정 저장 영역을 가지 램(95)을 구비하고 있으며, 상기 제7, 제11클럭신호(CLK7-CLK11)를 상기 램(95)의 어드레스로 입력하며, 상기 제3-제6클럭신호(CLK3-CLK6)를 소정 논리 조합하여 카운트 데이타 라이트 신호와 카운트 데이타 리드 신호를 발생하고, 상기 제1오버플로우 검사부(70)의 래치된 카운트 값을 상기 발생된 카운트 데이타 라이트 신호에 의해 상기 램(95)에 저장하며, 저장된 카운트 값을 상기 발생된 카운트 데이타 리드 신호에 의해 상기 카운트부(60)에 제공하는 카운트 데이타 저장부(90)와, 소정 저장 영역을 가진 FIFO(102)를 구비하고 있으며, 상기 제1오버플로우 검사부(70)에 채널번호 라이트 신호에 의해 상기 제7-제11클럭신호(CLK7-CLK11)를 링 코드 검출된 채널 번호로 상기 FIFO(102)에 저장하고, 저장된 채널 번호를 데이타 리드신호(RD)에 의해 출력하는 채널 번호 출력부(100)로 구성되어 송신측에서 하나의 링 코드 발생회로에서 연속적으로 발생한 링 코드가 다중화 전송로의 해당 채널과 교환된 후 전송된 수신 데이타를 수신하여 역다중화시키지 않은 상태에서 전 채널에 대한 링 코드를 검출함을 특징으로 하는 디지탈 통신 시스템의 링 코드 검출회로.