JPH0736544B2 - データ多重・分離方式 - Google Patents
データ多重・分離方式Info
- Publication number
- JPH0736544B2 JPH0736544B2 JP28940788A JP28940788A JPH0736544B2 JP H0736544 B2 JPH0736544 B2 JP H0736544B2 JP 28940788 A JP28940788 A JP 28940788A JP 28940788 A JP28940788 A JP 28940788A JP H0736544 B2 JPH0736544 B2 JP H0736544B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- channel
- input
- circuit
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ通信システムにおいてフレーム同期の必
要のないデータを多重及び分離する場合のデータ多重・
分離方式に関する。
要のないデータを多重及び分離する場合のデータ多重・
分離方式に関する。
従来、データ多重・分離方式において各種チャネルのデ
ータをフレーム同期をとって多重する場合は、各チャネ
ルのデータをひとかたまりにして多重する。したがっ
て、各チャネルとも多重及び分離する際、次フレームへ
データを収容している。このようなフレーム構成例及び
多重・分離方式を第６図，第７図及び第８図に示す。各
図において、Ｆはフレームパターン、Ａは1.024Mbpsの
データを伝送するチャネル、Ｂは256Kbpsのデータを伝
送するチャネル、Ｃは128Kbpsのデータを伝送するチャ
ネル、アキは未使用である。
ータをフレーム同期をとって多重する場合は、各チャネ
ルのデータをひとかたまりにして多重する。したがっ
て、各チャネルとも多重及び分離する際、次フレームへ
データを収容している。このようなフレーム構成例及び
多重・分離方式を第６図，第７図及び第８図に示す。各
図において、Ｆはフレームパターン、Ａは1.024Mbpsの
データを伝送するチャネル、Ｂは256Kbpsのデータを伝
送するチャネル、Ｃは128Kbpsのデータを伝送するチャ
ネル、アキは未使用である。
上述したような従来のデータ多重、分離方式では、各チ
ャネルのデータを多重する場合は次フレームに多重化
し、また多重データを分離する場合も次フレームに分離
するため、最大１フレームの遅延が生じる。したがっ
て、HDLC手順のフォーマットのデータのようにフレーム
同期の必要がなく遅延を最小にすべきデータを多重する
場合にも、フレーム同期により多重及び分離の際にそれ
ぞれ最大１フレームずつの遅延が生じてしまい、通信の
効率が悪いという欠点がある。
ャネルのデータを多重する場合は次フレームに多重化
し、また多重データを分離する場合も次フレームに分離
するため、最大１フレームの遅延が生じる。したがっ
て、HDLC手順のフォーマットのデータのようにフレーム
同期の必要がなく遅延を最小にすべきデータを多重する
場合にも、フレーム同期により多重及び分離の際にそれ
ぞれ最大１フレームずつの遅延が生じてしまい、通信の
効率が悪いという欠点がある。
本発明のデータ多重・分離方式はフレーム同期を必要と
しない第１チャネルのシリアルデータ及びフレーム同期
を必要とする第２チャネルのシリアルデータをそれぞれ
所定ビット数のブロックに区切る第１の手段と、 前記第１の手段によりブロック分けされた前記第１チャ
ネルのデータをブロック単位に一定周期で最寄りのフレ
ームに多重化するとともに前記第１の手段によりブロッ
ク分けされた前記第２チャネルのデータをブロック単位
に一定周期で前記最寄りのフルームに後続する次フレー
ムに多重化する第２の手段と、 受信した多重データから前記第１チャネルのデータ及び
前記第２チャネルのデータをそれぞれブロック単位に分
離する第３の手段と、 前記第３の手段により分離されたブロック単位のデータ
を前記第１チャネルのシリアルデータ及び前記第２チャ
ネルのシリアルデータに変換する第４の手段と、 前記第1,第2,第３及び第４の手段の動作タイミングを制
御する第５の手段とを備える。
しない第１チャネルのシリアルデータ及びフレーム同期
を必要とする第２チャネルのシリアルデータをそれぞれ
所定ビット数のブロックに区切る第１の手段と、 前記第１の手段によりブロック分けされた前記第１チャ
ネルのデータをブロック単位に一定周期で最寄りのフレ
ームに多重化するとともに前記第１の手段によりブロッ
ク分けされた前記第２チャネルのデータをブロック単位
に一定周期で前記最寄りのフルームに後続する次フレー
ムに多重化する第２の手段と、 受信した多重データから前記第１チャネルのデータ及び
前記第２チャネルのデータをそれぞれブロック単位に分
離する第３の手段と、 前記第３の手段により分離されたブロック単位のデータ
を前記第１チャネルのシリアルデータ及び前記第２チャ
ネルのシリアルデータに変換する第４の手段と、 前記第1,第2,第３及び第４の手段の動作タイミングを制
御する第５の手段とを備える。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のデータ多重・分離装置の構
成を示す図である。このデータ多重・分離装置１はチャ
ネルA,B,Cのデータをまとめてシリアルデータに多重化
して通信回線に送出するとともに、通信回線からの多重
化シリアルデータから各チャネルのデータを分離する機
能を有している。チャネルA,B,Cのデータはデータ多重
・分離装置１内のシリアル−パラレル変換回路11,12,13
にそれぞれ入力され、8bitのパラレルデータに変換され
て多重回路14に入力される。多重回路14で多重された8b
itのパラレルデータは、パラレル−シリアル変換回路15
でシリアルデータへ変換されて通信回線へ出力される。
また、通信回線より入力した多重化シリアルデータは、
シリアル−パラレル変換回路21により8bitのパラレルデ
ータに変換され、分離回路22でチャネルA,B,C毎の8bit
パラレルデータに分離され、パラレル−シリアル変換回
路23,24,25に入力されてシリアルデータに変換され、各
チャネルのインタフェースへ出力される。データ多重・
分離装置１の制御回路31はフレーム同期タイミング入力
とマイコンインタフェース入出力の情報に基づいて多重
回路14、分離回路22、シリアル−パラレル変換回路11,1
2,13,21及びパラレル−シリアル変換回路15,23,24,25の
それぞれのタイミングの制御を行う。
成を示す図である。このデータ多重・分離装置１はチャ
ネルA,B,Cのデータをまとめてシリアルデータに多重化
して通信回線に送出するとともに、通信回線からの多重
化シリアルデータから各チャネルのデータを分離する機
能を有している。チャネルA,B,Cのデータはデータ多重
・分離装置１内のシリアル−パラレル変換回路11,12,13
にそれぞれ入力され、8bitのパラレルデータに変換され
て多重回路14に入力される。多重回路14で多重された8b
itのパラレルデータは、パラレル−シリアル変換回路15
でシリアルデータへ変換されて通信回線へ出力される。
また、通信回線より入力した多重化シリアルデータは、
シリアル−パラレル変換回路21により8bitのパラレルデ
ータに変換され、分離回路22でチャネルA,B,C毎の8bit
パラレルデータに分離され、パラレル−シリアル変換回
路23,24,25に入力されてシリアルデータに変換され、各
チャネルのインタフェースへ出力される。データ多重・
分離装置１の制御回路31はフレーム同期タイミング入力
とマイコンインタフェース入出力の情報に基づいて多重
回路14、分離回路22、シリアル−パラレル変換回路11,1
2,13,21及びパラレル−シリアル変換回路15,23,24,25の
それぞれのタイミングの制御を行う。
次に、第１図，第３図，第４図及び第５図を併用して動
作について説明する。第３図はフレーム構成の一例を示
し、通信回線が2.048Mbps,チャネルＡが1.024Mbps,チャ
ネルＢが256Kbps及びチャネルＣが128Kbpsのデータ伝送
速度の場合である。チャネルＡはフレーム同期を必要と
しないHDLC手順にのっとったフォーマットを有するデー
タ用である。また、第４図は多重方式のタイムチャー
ト、第５図は分離方式のタイムチュートを示す。チャネ
ルＢより入力した256Kbpsのシリアルデータはシリアル
−パラレル変換回路12により、またチャネルＣより入力
した128Kbpsのシリアルデータはシリアル−パラレル変
換回路13により、それぞれ8bitのパラレルデータ（ブロ
ック）に変換されて多重回路14に入力される。各ブロッ
クは制御回路31で指定されたタイミングにより次フレー
ムの各チャネルの収納位置に収容される。なお、この場
合は従来方式に対し遅延に関する優位性はない。チャネ
ルＡに入力した1.024Mbpsのデータはシリアル−パラレ
ル変換回路11により8bitずつのブロックに変換された
後、制御回路31の指示によりフレーム同期タイミングに
拘りなく自フレームのチャネルＡの収納位置へ収容する
ことができる。したがって、チャネルＡの遅延は第４図
では2.048Mbpsのデータの24bit分（≒12μsec）とな
り、従来方式に比較してはるかに小さくすることができ
る。また、入力した多重データから各チャネルのデータ
を分離する場合も同様に、チャネルB,Cの場合は従来方
式と同様に次フレームにそれぞれ256Kbps,128Kbpsのシ
リアルデータとして出力されるが、チャネルＡは自フレ
ームで到着した順に次フレームを待たずに1.024Mbpsの
シリアルデータとして再構成される。
作について説明する。第３図はフレーム構成の一例を示
し、通信回線が2.048Mbps,チャネルＡが1.024Mbps,チャ
ネルＢが256Kbps及びチャネルＣが128Kbpsのデータ伝送
速度の場合である。チャネルＡはフレーム同期を必要と
しないHDLC手順にのっとったフォーマットを有するデー
タ用である。また、第４図は多重方式のタイムチャー
ト、第５図は分離方式のタイムチュートを示す。チャネ
ルＢより入力した256Kbpsのシリアルデータはシリアル
−パラレル変換回路12により、またチャネルＣより入力
した128Kbpsのシリアルデータはシリアル−パラレル変
換回路13により、それぞれ8bitのパラレルデータ（ブロ
ック）に変換されて多重回路14に入力される。各ブロッ
クは制御回路31で指定されたタイミングにより次フレー
ムの各チャネルの収納位置に収容される。なお、この場
合は従来方式に対し遅延に関する優位性はない。チャネ
ルＡに入力した1.024Mbpsのデータはシリアル−パラレ
ル変換回路11により8bitずつのブロックに変換された
後、制御回路31の指示によりフレーム同期タイミングに
拘りなく自フレームのチャネルＡの収納位置へ収容する
ことができる。したがって、チャネルＡの遅延は第４図
では2.048Mbpsのデータの24bit分（≒12μsec）とな
り、従来方式に比較してはるかに小さくすることができ
る。また、入力した多重データから各チャネルのデータ
を分離する場合も同様に、チャネルB,Cの場合は従来方
式と同様に次フレームにそれぞれ256Kbps,128Kbpsのシ
リアルデータとして出力されるが、チャネルＡは自フレ
ームで到着した順に次フレームを待たずに1.024Mbpsの
シリアルデータとして再構成される。
第２図を参照して第１図における制御回路31の詳細構成
を説明する。制御回路31はマイコンインタフェースとし
てアドレスバス入力，選択信号入力，書込み信号入力，
読出し信号入力がそれぞれ入力バッファ101,102,103,10
4,105,106へ入力し、またデータバス入出力は入出力バ
ッファ107へ接続している。入力バッファ101,102の出力
はアドレスデコーダ108に接続するとともに、アドレス
デコーダ108の出力はチャネルＡモード設定回路109,チ
ャネルＢモード設定回路110,チャネルＣモード設定回路
111に入力する。また、入力バッファ103,104の出力もそ
れぞれチャネルＡモード設定回路109,チャネルＢモード
設定回路110,チャネルＣモード設定回路111にそれぞれ
入力している。内部データバス112には入出力バッファ1
07,チャネルＡモード設定回路109,チャネルＢモード設
定回路110,チャネルＣモード設定回路111が接続されて
いる。これにより、チャネルＡモード設定回路109,チャ
ネルＢモード設定回路110,チャネルＣモード設定回路11
1に各チャネルのモード設定及びモード設定状況の読出
しができる。また、チャネルＡモード設定回路109,チャ
ネルＢモード設定回路110,チャネルＣモード設定回路11
1の各出力はそれぞれチャネルＡタイミング発生回路11
3,チャネルＢタイミング発生回路114,チャネルＣタイミ
ング発生回路115に入力するとともに、入力バッファ10
5,106の出力もチャネルＡタイミング発生回路113,チャ
ネルＢタミング発生回路114,チャネルＣタイミング発生
回路115に入力する。入力バッファ105,106の出力は多重
・分離タイミング発生回路116に入力している。多重・
分離タイミング発生回路116,チャネルＡタイミング発生
回路113,チャネルＢタイミング発生回路114,チャネルＣ
タイミング発生回路115の出力はそれぞれ出力バッファ1
17,118,119,120を通して各タイミング出力として出力さ
れる。
を説明する。制御回路31はマイコンインタフェースとし
てアドレスバス入力，選択信号入力，書込み信号入力，
読出し信号入力がそれぞれ入力バッファ101,102,103,10
4,105,106へ入力し、またデータバス入出力は入出力バ
ッファ107へ接続している。入力バッファ101,102の出力
はアドレスデコーダ108に接続するとともに、アドレス
デコーダ108の出力はチャネルＡモード設定回路109,チ
ャネルＢモード設定回路110,チャネルＣモード設定回路
111に入力する。また、入力バッファ103,104の出力もそ
れぞれチャネルＡモード設定回路109,チャネルＢモード
設定回路110,チャネルＣモード設定回路111にそれぞれ
入力している。内部データバス112には入出力バッファ1
07,チャネルＡモード設定回路109,チャネルＢモード設
定回路110,チャネルＣモード設定回路111が接続されて
いる。これにより、チャネルＡモード設定回路109,チャ
ネルＢモード設定回路110,チャネルＣモード設定回路11
1に各チャネルのモード設定及びモード設定状況の読出
しができる。また、チャネルＡモード設定回路109,チャ
ネルＢモード設定回路110,チャネルＣモード設定回路11
1の各出力はそれぞれチャネルＡタイミング発生回路11
3,チャネルＢタイミング発生回路114,チャネルＣタイミ
ング発生回路115に入力するとともに、入力バッファ10
5,106の出力もチャネルＡタイミング発生回路113,チャ
ネルＢタミング発生回路114,チャネルＣタイミング発生
回路115に入力する。入力バッファ105,106の出力は多重
・分離タイミング発生回路116に入力している。多重・
分離タイミング発生回路116,チャネルＡタイミング発生
回路113,チャネルＢタイミング発生回路114,チャネルＣ
タイミング発生回路115の出力はそれぞれ出力バッファ1
17,118,119,120を通して各タイミング出力として出力さ
れる。
続いて、第１図及び第２図を参照して制御回路31の動作
を説明する。チャネルＡの速度及びフレーム同期の要／
不要の設定を行う場合、データ多重・分離装置１のマイ
コン（図示省略）からの選択信号入力及びアドレスバス
入力が制御回路31内の入力バッファ102,101を介してア
ドレスデコーダ108に入力されると、チャネルＡに対す
る信号がイネーブルになる。同時に、マイコンからの書
込み信号入力が入力バッファ103を介してチャネルＡモ
ード設定回路109に入力され、データバスからデータが
入出力バッファ107を介して入力すると、入力したデー
タに従いチャネルＡのモードが設定される。設定内容は
チャネルＡの伝送速度及びフレーム同期の要／不要であ
る。チャネルＡモード設定回路109の出力と、入力バッ
ファ105,106を介して入力したフレームタイミング入力
と、システムクロック入力とにより、チャネルＡタイミ
ング発生回路113でチャネルＡのシリアル−パラレル変
換回路11及びパラレル−シリアル変換回路23のタイミン
グが作成される。チャネルB,Cの場合も同様である。ま
た、多重データの多重／分離タイミングは多重データの
伝送速度が一定（この実施例では2.048Mbps）の場合は
常に同タイミングとなるので、入力バッファ105,106か
らのフレームタイミングを共に多重／分離タイミング発
生回路116で作成され、出力バッファ117よりパラレル−
シリアル変換回路15及びシリアル−パラレル変換回路21
へ供給される。
を説明する。チャネルＡの速度及びフレーム同期の要／
不要の設定を行う場合、データ多重・分離装置１のマイ
コン（図示省略）からの選択信号入力及びアドレスバス
入力が制御回路31内の入力バッファ102,101を介してア
ドレスデコーダ108に入力されると、チャネルＡに対す
る信号がイネーブルになる。同時に、マイコンからの書
込み信号入力が入力バッファ103を介してチャネルＡモ
ード設定回路109に入力され、データバスからデータが
入出力バッファ107を介して入力すると、入力したデー
タに従いチャネルＡのモードが設定される。設定内容は
チャネルＡの伝送速度及びフレーム同期の要／不要であ
る。チャネルＡモード設定回路109の出力と、入力バッ
ファ105,106を介して入力したフレームタイミング入力
と、システムクロック入力とにより、チャネルＡタイミ
ング発生回路113でチャネルＡのシリアル−パラレル変
換回路11及びパラレル−シリアル変換回路23のタイミン
グが作成される。チャネルB,Cの場合も同様である。ま
た、多重データの多重／分離タイミングは多重データの
伝送速度が一定（この実施例では2.048Mbps）の場合は
常に同タイミングとなるので、入力バッファ105,106か
らのフレームタイミングを共に多重／分離タイミング発
生回路116で作成され、出力バッファ117よりパラレル−
シリアル変換回路15及びシリアル−パラレル変換回路21
へ供給される。
以上説明したように本発明によれば、複数チャネルのデ
ータを１つのシリアルデータに多重化する場合に多重す
るデータを所定ビット数のブロックに分配して多重化す
ることにより、HDLC手順などに基づくフォーマットで構
成されてフレーム同期をとらなくてもデータの始りと終
りが簡単に識別できるデータに対しては、１フレーム待
たずに最小の遅延で多重及び分離することができる。こ
の経過、双方向データ通信などにおける通信の効率を向
上させることができる。
ータを１つのシリアルデータに多重化する場合に多重す
るデータを所定ビット数のブロックに分配して多重化す
ることにより、HDLC手順などに基づくフォーマットで構
成されてフレーム同期をとらなくてもデータの始りと終
りが簡単に識別できるデータに対しては、１フレーム待
たずに最小の遅延で多重及び分離することができる。こ
の経過、双方向データ通信などにおける通信の効率を向
上させることができる。
第１図及び第２図は本発明の一実施例を示す構成図、第
３図，第４図及び第５図は同実施例におけるフレームの
構成及び多重・分離方式のタイミングを示す図、第６
図，第７図及び第８図は従来例を説明するための図であ
る。 １……データ多重・分離装置、11,12,13……シリアル−
パラレル変換回路、14……多重回路、15……パラレル−
シリアル変換回路、21……シリアル−パラレル変換回
路、22……分離回路、22,24,25……パラレル−シリアル
変換回路、31……制御回路、101,102,103,104,105,106
……入力バッファ、107……入出力バッファ、108……ア
ドレスデコーダ、109……チャネルＡモード設定回路、1
10……チャネルＢモード設定回路、111……チャネルＣ
モード設定回路、112……内部データバス、113……チャ
ネルＡタイミング発生回路、114……チャネルＢタイミ
ング発生回路、115……チャネルＣタイミング発生回
路、116……多重／分離タイミング発生回路、117,118,1
19,120……出力バッファ。
３図，第４図及び第５図は同実施例におけるフレームの
構成及び多重・分離方式のタイミングを示す図、第６
図，第７図及び第８図は従来例を説明するための図であ
る。 １……データ多重・分離装置、11,12,13……シリアル−
パラレル変換回路、14……多重回路、15……パラレル−
シリアル変換回路、21……シリアル−パラレル変換回
路、22……分離回路、22,24,25……パラレル−シリアル
変換回路、31……制御回路、101,102,103,104,105,106
……入力バッファ、107……入出力バッファ、108……ア
ドレスデコーダ、109……チャネルＡモード設定回路、1
10……チャネルＢモード設定回路、111……チャネルＣ
モード設定回路、112……内部データバス、113……チャ
ネルＡタイミング発生回路、114……チャネルＢタイミ
ング発生回路、115……チャネルＣタイミング発生回
路、116……多重／分離タイミング発生回路、117,118,1
19,120……出力バッファ。
Claims (1)
- 【請求項１】フレーム同期を必要としない第１チャネル
のシリアルデータ及びフレーム同期を必要とする第２チ
ャネルのシリアルデータをそれぞれ所定ビット数のブロ
ックに区切る第１の手段と、 前記第１の手段によりブロック分けされた前記第１チャ
ネルのデータをブロック単位に一定周期で最寄りのフレ
ームに多重化するとともに前記第１の手段によりブロッ
ク分けされた前記第２チャネルのデータをブロック単位
に一定周期で前記最寄りのフルームに後続する次フレー
ムに多重化する第２の手段と、 受信した多重データから前記第１チャネルのデータ及び
前記第２チャネルのデータをそれぞれブロック単位に分
離する第３の手段と、 前記第３の手段により分離されたブロック単位のデータ
を前記第１チャネルのシリアルデータ及び前記第２チャ
ネルのシリアルデータに変換する第４の手段と、 前記第1,第2,第３及び第４の手段の動作タイミングを制
御する第５の手段と を備えることを特徴とするデータ多重・分離方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28940788A JPH0736544B2 (ja) | 1988-11-15 | 1988-11-15 | データ多重・分離方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28940788A JPH0736544B2 (ja) | 1988-11-15 | 1988-11-15 | データ多重・分離方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02134938A JPH02134938A (ja) | 1990-05-23 |
| JPH0736544B2 true JPH0736544B2 (ja) | 1995-04-19 |
Family
ID=17742840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28940788A Expired - Lifetime JPH0736544B2 (ja) | 1988-11-15 | 1988-11-15 | データ多重・分離方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736544B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2018216120A1 (ja) * | 2017-05-23 | 2018-11-29 | 三菱電機株式会社 | 配線集約装置、配線集約システムおよび接点情報伝送方法 |
-
1988
- 1988-11-15 JP JP28940788A patent/JPH0736544B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02134938A (ja) | 1990-05-23 |
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