JPS6221338A

JPS6221338A - 時分割デ−タ多重方式

Info

Publication number: JPS6221338A
Application number: JP15930185A
Authority: JP
Inventors: Akinori Oota; 太田　章紀
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1985-07-20
Filing date: 1985-07-20
Publication date: 1987-01-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明はデジタル通信回線に、たとえば音声情報や端末
情報のような伝送速度の異なるデータを伝送するための
、時分割データ多重方式に関する。

（従来の技術）従来からデジタルデータの時分割多重の方法には、（、
）キャラクタ多重と、（ｂ）ビット多重の２つの方法が
あるが、（、）の方法ではデータがキャラクタの長さ分
だけ溜まるまで、一時蓄積する必要があり、そのため、
伝送遅延が大きくなり、また（ｂ）の方法はビット単位
で多重化するため、（ａ）の方法のような欠点は大幅に
排除できるが、伝送速度の異なるデータ及び伝送制御信
号を多重化するＫは高速データは一時蓄積する必要から
、その伝送遅延を生ずる欠点があった。

（発明が解決しようとする問題点）本発明は上記の、伝送速度の異なるデータを多重化して
伝送する場合に生ずる伝送遅延を改善しようとするもの
である。

（問題点を解決するための手段）本発明は上記した従来の多重化伝送の欠点を排除するた
めに、低速のデータと伝送制御信号及びフレーム同期用
ビットを、高速データの伝送速度に等しくなるように多
重化し、これと高速データとをビット多重化させ、かつ
、その低速データの多重はタイムスロットを、データが
安定している時点で優先的にその低速データに割りあて
、伝送制御信号及びフレーム同期用ビットには、残った
タイムスロットを割りあてる手段を講するものである。

（作用）本発明は上記のように、低速のデータと伝送制御信号及
びフレーム同期用ビットを、高速データの伝送速度に等
しくなるように多重化し、高速データとビット多重化す
るから、異なる伝送速度のデータを多重化する装置内に
おいて生ずる、高速データの伝送遅延が少なくなり、ま
た、その低速データのタイムスロットは低速データが十
分安定している時点で優先的に割りあてられ、その他の
残りのタイムスロットを伝送用制御信号及びフレーム同
期用ビットに割りあてるから、多重化装置内で生ずる低
速データの伝送遅延が少なくなる。

（実施例）第１図は本発明の一実施例の構成を示すブロック図であ
る。■は基準クロック入力端で、同期ビット生成回路２
、送信部用クロック生成回路３、フレーム同期検出回路
４、受信部用クロック生成回路５に接続されている。ま
た６、７はそれぞれ、伝送制御信号入力端、低速データ
入力端であり、第１多重回路８に接続されている。９は
高速データ入力端で、第１多重回路８の出力占ともに第
２多重回路１０に接続されており、その出力は多重信号
出力端１１に接続されている。１２は多重制御回路で第
１多重回路８と第２多重回路１０に接続されている。１
３は多重化する低速データと高速データの同期用クロッ
ク・ぐルスを出力する送信データ同期クロック出力端で
、１４は多重信号入力端でありフレーム同期検出回路４
と第１分解回路１５に接続され、その第１分解回路１５
の出力は第２分解回路１６と高速データ出力端１７に接
続されている。第２分解回路１６の出力は伝送制御信号
出力端１８と低速データ出力端１９に接続されている。

２０は分解制御回路で第１分解回路１５と第２分解回路
１６に接続されている。２１は多重信号入力端１４から
の多重信号から分解された、低速データと高速データの
同期用クロ、クパルスを出力する受信データ同期クロ、
り出力端である。

第２図は第１図における送信部の各部の動作を説明する
タイミングチャートで、同期ビット生成回路２はフレー
ム同期のための符号を生成し、送信部用クロック生成回
路３は、基準クロ、り入力端１に入力される６　４　ｋ
Ｈｚのクロ、り・ぐルス（第２図ａ）から、同期ビット
に同期した１　６　ｋＨｚと９、６　ｋＨｚの送信デー
タ同期クロック・ぞルス（第２図す、ｃ）を生成する。

第１多重回路８は送信データ同期クロック・ぐルス（第
２図Ｃ）に同期した９、　６　ｋｂ／ｓの低速データ（
第２図ｇ）１チヤネルと伝送制御信号３チヤネル及び同
期ビットを、高速データに等しい伝送速度の１６　ｋｂ
／ｓに多重化する（第２図ｇ）。

この多重化の際、低速データ（第２図ｇ）にはデータが
安定している時点で優先的にタイムスロットが割りあて
られるが、これは、多重制御回路１２により制御される
。

第２多重回路１０は上記第１多重回路８の出力と送信デ
ータ同期クロック・ぐルスに同期した１６ｋＨｚの高速
データ３チヤネル（第２図ｄ＋ｅ＋ｆ）を、６４　ｋｂ
／ｓに多重化する（第２図ｊ）。この多重化は多重制御
回路１２によりビット多重して行なわれる。

第３図は受信部の動作を示すタイムチャートである。フ
レーム同期検出回路４は多重信号入力端１４に入力され
る６　４．　ｋｂ／ｓの多重信号からフレーム同期ビッ
トを検出し、同期獲得信号を受信部用クロック生成回路
５に送出する。それを受けた受信部用クロック生成回路
５は同期獲得信号に同期した１　６　ｋＨｚと９．６　
ｋＨｚの受信データ同期クロック（第３図ｄ、ｅ）を生
成する。第１分解回路１５は６４ｋｂ／ｓの多重信号（
第３図ｂ）を受信データ同期クロックに同期した１　６
　ｋｂ／ｓの高速データ３チヤネル（第３図ｆ　２ｇ　
Ｔ　ｈ　）と、Ｉ　６　ｋｂ／Ｓに多重化された９、６
ｋｂ／ｓの低速データ１チヤネルと伝送制御信号ｌチャ
ネル及び同期ビットに分解する。第２分解回路１６ば１
６　ｋｂ／ｓに多重化された低速データと伝送制御信号
及び同期ビットを分解し、受信データ同期クロックに同
期した９、６ｋｂ／ｓの低速データ（第３図ｊ）と伝送
制御信号をとりだす。これらの分解は分解制御回路２０
により制御される。

本発明はこのような動作で、６４　ｋｂ／ｓの高速デー
タはビット多重で送信されるため、伝送遅延が少なく、
また９、６ｋｂ／ｓの低速データは伝送制御信号よりも
優先的にタイムスロットが、付与されて多重されるから
、伝送遅延が少なくてすむ。

（発明の効果）本発明は上記のように、低速のデータと伝送制御信号及
びフレーム同期用ビットを高速データの伝送速度に等し
くして多重化し、これと高速データとをビット多重化す
るから、従来、異なる伝送速度のデータを多重化する装
置内において生じていた、高速データの伝送遅延が少な
くなり、また、その低速データの多重化は、それが十分
安定している時点でタイムスロットを優先的に割りあて
、残りのタイムスロットを伝送用制御信号及びフレーム
同期用ビットに割りあてるから、多重化装置内で生ずる
低速データの伝送遅延も少なくなる利点がある。

【図面の簡単な説明】

第１図は本発明の一実施例の構成を示すブロック図、第
２図及び第３図はそれぞれ、第１図の送信部及び受信部
の動作を説明するタイムチャートである。１・・・基準クロック入力端、２・・・同期ビット生成
回路、３・・・送信部用クロック生成回路、４・・・フ
レーム同期検出回路、５・・・受信部用クーロツク生成
回路、６・・・伝送制御信号入力端、７・・・低速デー
タ入力端、８・・・第１多重回路、９・・・高速データ
入力端、ＩＯ・・・第２多重回路、１１・・・多重信号
出力端、１２・・・多重制御回路、１３・・・送信デー
タ同期クロック出力端、１４・・・多重信号入力端、１
５・・・第１分解回路、１６・・・第２分解回路、１７
・・・高速データ出力端、１８・・・伝送制御信号出力
端、１９・・−低速データ出力端、２０・・・分解制御
回路、２１・・・受信データ同期クロック出力端。

Claims

【特許請求の範囲】

伝送速度の異なるデータ及び、それらの伝送制御信号を
多重化する場合において、低速データに、その十分安定
している時点で優先的にタイムスロットを割りあて、残
りのタイムスロットに伝送制御信号及びフレーム同期ビ
ットを割りあてて、高速データと同じ伝送速度に多重化
し、さらにそれを高速データと多重化することを特徴と
する時分割データ多重方式。