JPH0666754B2 - 多重化装置 - Google Patents
多重化装置Info
- Publication number
- JPH0666754B2 JPH0666754B2 JP359685A JP359685A JPH0666754B2 JP H0666754 B2 JPH0666754 B2 JP H0666754B2 JP 359685 A JP359685 A JP 359685A JP 359685 A JP359685 A JP 359685A JP H0666754 B2 JPH0666754 B2 JP H0666754B2
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- JP
- Japan
- Prior art keywords
- frame
- bit
- data
- bps
- multiplexer
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/16—Time-division multiplex systems in which the time allocation to individual channels within a transmission cycle is variable, e.g. to accommodate varying complexity of signals, to vary number of channels transmitted
- H04J3/1605—Fixed allocated frame structures
- H04J3/1623—Plesiochronous digital hierarchy [PDH]
- H04J3/1647—Subrate or multislot multiplexing
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は例えば、400〜9600BPSの複数の入力データ
（デイジタル信号）を1.544MBPSのデータに多重化する
多重化装置に関するものである。
（デイジタル信号）を1.544MBPSのデータに多重化する
多重化装置に関するものである。
第４図は従来から用いられているこの種装置の構成例で
ある。
ある。
図において、（７）は各端末機（図示せず）から並列入
力される0.4〜9.6KBPSのデータを64KBPSのデータに多重
化する多重化装置Ｉ、（８）はこれら多重化装置Ｉ
（７）の多重化出力データ64KBPSを1.544MBPSに多重化
する多重化装置IIである。
力される0.4〜9.6KBPSのデータを64KBPSのデータに多重
化する多重化装置Ｉ、（８）はこれら多重化装置Ｉ
（７）の多重化出力データ64KBPSを1.544MBPSに多重化
する多重化装置IIである。
第４図において、データ入力は通常200BPS〜9600BPSの
デイジタル信号であつて、これらは多重化装置Ｉ（７）
で、64KBPSの信号に多重化される。どの程度の多重化が
可能かは、入力データが同期か非同期か等によつており
必ずしも一定していない。
デイジタル信号であつて、これらは多重化装置Ｉ（７）
で、64KBPSの信号に多重化される。どの程度の多重化が
可能かは、入力データが同期か非同期か等によつており
必ずしも一定していない。
64KBPSのデータは、多重化装置II（８）で1.544MBPS
（うち8KBPSは同期のために必要な付加情報）に多重化
される。
（うち8KBPSは同期のために必要な付加情報）に多重化
される。
これらは世の中で汎用的に使用されているため詳細な説
明は省略する。
明は省略する。
従来の多重化装置は以上のように構成されていたので、
多重化装置を多用しなければならず、価格が非常に高く
なる欠点があつた。
多重化装置を多用しなければならず、価格が非常に高く
なる欠点があつた。
この発明は上記の問題点を解消するためになされたもの
で、同一の機能を簡単、低価格で供給する事を目的とす
る。
で、同一の機能を簡単、低価格で供給する事を目的とす
る。
この発明に係る多重化装置は、64KBPSへの多重化を省略
して、低ビツトレートから直接1.544MBPSへの多重化を
行なう事により、装置の簡単化を図るものである。
して、低ビツトレートから直接1.544MBPSへの多重化を
行なう事により、装置の簡単化を図るものである。
この発明における直接の多重化は、64KBPSへの多重化部
分を省略しているため、多重化するデータ数が多ければ
多い程その効果が発揮される。
分を省略しているため、多重化するデータ数が多ければ
多い程その効果が発揮される。
以下この発明の一実施例を図について説明する。第１図
は、この発明の全体図で従来との対比のために示したも
のであり、（１）は多重化装置である。第２図は第１図
の多重化装置の（１）の内部構成を示す図であり、
（２）はゲート回路，（３）はアドレスデコーダ，
（４）はROM等のメモリ、（５）はカウンタ，（６）は
同期ビツト発生回路である。
は、この発明の全体図で従来との対比のために示したも
のであり、（１）は多重化装置である。第２図は第１図
の多重化装置の（１）の内部構成を示す図であり、
（２）はゲート回路，（３）はアドレスデコーダ，
（４）はROM等のメモリ、（５）はカウンタ，（６）は
同期ビツト発生回路である。
又、第３図は第２図の動作を説明するためのタイムチヤ
ート（フレーム構成）である。
ート（フレーム構成）である。
次に動作について説明する。この発明は第１図に示され
るように、単一の多重化装置（１）で複数の入力データ
を直接多重化するものである。第５図は、標準的な1.5
M BPS伝送フォーマットを示すもので、1.536 M B／Ｓ回
線、第1CH〜第24CHで、ビット構成は１ビットの同期ビ
ット１と192ビットのデータビットで１フレームを構成
している。第６図はこの発明の一実施例192 K BPS〜1.5
36 M BPS高速ディジタル回線の伝送フォーマットで、19
2ビット中の１ビットを使用して同期ビット２をとし、
同期ビット１を設けて一フレームを構成する。
るように、単一の多重化装置（１）で複数の入力データ
を直接多重化するものである。第５図は、標準的な1.5
M BPS伝送フォーマットを示すもので、1.536 M B／Ｓ回
線、第1CH〜第24CHで、ビット構成は１ビットの同期ビ
ット１と192ビットのデータビットで１フレームを構成
している。第６図はこの発明の一実施例192 K BPS〜1.5
36 M BPS高速ディジタル回線の伝送フォーマットで、19
2ビット中の１ビットを使用して同期ビット２をとし、
同期ビット１を設けて一フレームを構成する。
第３図に示すように同期ビット２を含めた192ビットに
同期ビット１を合せ193ビットで一フレームを構成し、2
0フレームで一マルチフレームを構成する。同期ビット
２に20フレームで１周期する符号を用いれば、20フレー
ム毎の周期を検出できる。一フレームは125μsecである
ので、一マルチフレームは25m secになる。従って一マ
ルチフレーム中の１ビットは25m secに１ビットである
から400 BPSの情報を伝送できる。従って400×n BPS
（ｎ＝１〜ｍ）の伝送には一マルチフレーム中のｎビッ
トを割当てればよいから、マルチフレーム中でのビット
の割当をそれぞれの信号に対応して変えることにより低
速度から高速度のデータを直接多重化できる事になる。
１マルチフレーム中には198×20＝8860ビットのデータ
がある。
同期ビット１を合せ193ビットで一フレームを構成し、2
0フレームで一マルチフレームを構成する。同期ビット
２に20フレームで１周期する符号を用いれば、20フレー
ム毎の周期を検出できる。一フレームは125μsecである
ので、一マルチフレームは25m secになる。従って一マ
ルチフレーム中の１ビットは25m secに１ビットである
から400 BPSの情報を伝送できる。従って400×n BPS
（ｎ＝１〜ｍ）の伝送には一マルチフレーム中のｎビッ
トを割当てればよいから、マルチフレーム中でのビット
の割当をそれぞれの信号に対応して変えることにより低
速度から高速度のデータを直接多重化できる事になる。
１マルチフレーム中には198×20＝8860ビットのデータ
がある。
第７図は、1.5 M B／Ｓ回線の場合の20マルチフレーム
方式を示したものである。
方式を示したものである。
一マルチフレームは20シングルフレームによって構成さ
れ、シングルフレームは同期ビット１によって識別さ
れ、マルチフレームは同期ビット２に含まれるマルチフ
レーム同期パターンによって識別される。
れ、シングルフレームは同期ビット１によって識別さ
れ、マルチフレームは同期ビット２に含まれるマルチフ
レーム同期パターンによって識別される。
第６図に示す20マルチフレーム方式は、低速の端末デー
タを効率よく直接1.5Mビットに多重化する為の方式で第
５図に示す標準的な1.5MビットPCM信号のフレームフォ
ーマットに同期ビット２を付与しフレーム全体にマルチ
フレームを設定し8Kbps単位ではなく0.4Kbps単位の同期
を検出できるようにしたものである。
タを効率よく直接1.5Mビットに多重化する為の方式で第
５図に示す標準的な1.5MビットPCM信号のフレームフォ
ーマットに同期ビット２を付与しフレーム全体にマルチ
フレームを設定し8Kbps単位ではなく0.4Kbps単位の同期
を検出できるようにしたものである。
この方式は端末の伝送速度が1.2Kbps,2.4Kbps,4.8Kbps,
9.6Kbps等のように0.4Kbpsの整数倍の伝送速度であれば
各々の端末単位毎に同期フレームを設ける必要が無い
為、効率良く多重化することが可能である。
9.6Kbps等のように0.4Kbpsの整数倍の伝送速度であれば
各々の端末単位毎に同期フレームを設ける必要が無い
為、効率良く多重化することが可能である。
なお、0.4Kbps単位のマルチフレームを設定した場合、
多重化やフレーム位相同期化にマルチフレーム（20フレ
ーム）分のバッファが必要となる場合が多く、バッファ
の為に多重化装置において伝送遅延が増加するという問
題が発生する。この為、第７図に示すように、マルチフ
レームで多重化するビットとマルチフレームで多重化し
ないビット（シングルフレーム）を指定しシングルフレ
ーム部分のビットについてはバッファを１フレームのみ
とするように切替え設定が可能な構成とすることもでき
る。
多重化やフレーム位相同期化にマルチフレーム（20フレ
ーム）分のバッファが必要となる場合が多く、バッファ
の為に多重化装置において伝送遅延が増加するという問
題が発生する。この為、第７図に示すように、マルチフ
レームで多重化するビットとマルチフレームで多重化し
ないビット（シングルフレーム）を指定しシングルフレ
ーム部分のビットについてはバッファを１フレームのみ
とするように切替え設定が可能な構成とすることもでき
る。
次に第２図において、カウンタ（５）はこの3860の周期
でサイクリツク動作している。カウンタ（５）の出力は
メモリ（４）のアドレスに接続されていて、これはマル
チフレーム中のビツトの順を示している。
でサイクリツク動作している。カウンタ（５）の出力は
メモリ（４）のアドレスに接続されていて、これはマル
チフレーム中のビツトの順を示している。
メモリ（４）はアドレス対応で、どの入力データを得る
べきかの情報を持つているので、必要なゲート（２）の
アドレスを出力して出す。アドレスデコーダ（３）はメ
モリの出力から自分が対応するかどうかを判別し自分
が、指示された場合にはゲート（２）に対してONの信号
を出す。
べきかの情報を持つているので、必要なゲート（２）の
アドレスを出力して出す。アドレスデコーダ（３）はメ
モリの出力から自分が対応するかどうかを判別し自分
が、指示された場合にはゲート（２）に対してONの信号
を出す。
同期ビツト発生回路（６）はカウンタ（５）の出力から
同期ビツトを発生するべきタイミングで、同期ビツトを
データ出力に送出する。
同期ビツトを発生するべきタイミングで、同期ビツトを
データ出力に送出する。
マルチフレームのすべてのビツト単位で管理されている
ので、400BPS単位で任意のビツトレートでのデータを任
意のデータ伝送速度に直接多重化することができる。
ので、400BPS単位で任意のビツトレートでのデータを任
意のデータ伝送速度に直接多重化することができる。
以上のようにこの発明によれば入力データの最低および
最高伝送速度をカバーすべくフレーム（マルチフレー
ム）長を形成し、低速の入力データを直接多重化するよ
うにしたので、装置の構成を簡単化することができ、ま
た入力されるデータ数が多ければ多い程、多重化効率を
高めることができると云う効果がある。
最高伝送速度をカバーすべくフレーム（マルチフレー
ム）長を形成し、低速の入力データを直接多重化するよ
うにしたので、装置の構成を簡単化することができ、ま
た入力されるデータ数が多ければ多い程、多重化効率を
高めることができると云う効果がある。
第１図はこの発明の一実施例の概要を示すブロツク図、
第２図は第１図の内部構成を示すブロツク図、第３図は
第２図の動作を説明するためのタイムチヤート（フレー
ム構成）図、第４図は従来の多重化装置を示すブロック
図、第５図は標準的な1.5 M BPS伝送フォーマット図、
第６図はこの発明に係る192 K BPS〜1.536 M BPS高速デ
ィジタル回線のフォーマット図、第７図は1.5 M BPS回
線の20フレーム方式の説明図である。 図中、（２）はゲート回路、（３）はアドレスデコー
ダ、（４）はメモリ、（５）はカウンタ、（６）は同期
ビツト発生回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
第２図は第１図の内部構成を示すブロツク図、第３図は
第２図の動作を説明するためのタイムチヤート（フレー
ム構成）図、第４図は従来の多重化装置を示すブロック
図、第５図は標準的な1.5 M BPS伝送フォーマット図、
第６図はこの発明に係る192 K BPS〜1.536 M BPS高速デ
ィジタル回線のフォーマット図、第７図は1.5 M BPS回
線の20フレーム方式の説明図である。 図中、（２）はゲート回路、（３）はアドレスデコー
ダ、（４）はメモリ、（５）はカウンタ、（６）は同期
ビツト発生回路である。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 【請求項１】f,2f,3f・・・nf［BPS］のいずれかの伝送
速度を有する複数の入力データを、伝送速度Ｆ［BPS］
の高速度データに速度変換して多重化伝送するものにお
いて、１フレーム長を１／nf［sec］で形成し、そのフ
レームビット数を同期ビット２を付加してＦ／nfとし、
かつこのフレームがｎ個からなるマルチフレームに同期
ビット１を付加して形成する多重化回路を備え、上記多
重化回路より形成されたマルチフレームを単位周期とし
て上記複数の入力データを多重化伝送することを特徴と
する多重化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP359685A JPH0666754B2 (ja) | 1985-01-12 | 1985-01-12 | 多重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP359685A JPH0666754B2 (ja) | 1985-01-12 | 1985-01-12 | 多重化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61163741A JPS61163741A (ja) | 1986-07-24 |
| JPH0666754B2 true JPH0666754B2 (ja) | 1994-08-24 |
Family
ID=11561851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP359685A Expired - Lifetime JPH0666754B2 (ja) | 1985-01-12 | 1985-01-12 | 多重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666754B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0212961A3 (en) * | 1985-08-26 | 1988-05-04 | AT&T Corp. | Digital transmission channel framing |
| CA1292333C (en) * | 1987-05-15 | 1991-11-19 | Masayoshi Shimada | Digital time division multiplex systems and method of controlling same |
| JPH0777391B2 (ja) * | 1989-02-20 | 1995-08-16 | 三菱電機株式会社 | 速度可変端末インタフェース回路 |
-
1985
- 1985-01-12 JP JP359685A patent/JPH0666754B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61163741A (ja) | 1986-07-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |