JPH0777391B2 - 速度可変端末インタフェース回路 - Google Patents
速度可変端末インタフェース回路Info
- Publication number
- JPH0777391B2 JPH0777391B2 JP1039858A JP3985889A JPH0777391B2 JP H0777391 B2 JPH0777391 B2 JP H0777391B2 JP 1039858 A JP1039858 A JP 1039858A JP 3985889 A JP3985889 A JP 3985889A JP H0777391 B2 JPH0777391 B2 JP H0777391B2
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- JP
- Japan
- Prior art keywords
- speed
- address
- line
- communication
- terminal interface
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- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高速ディジタル回線多重化装置における端
末インタフェース回路、特にアドレス出力の切替を行な
うことなく自回路の通信速度を切替えることができる速
度可変端末インタフェース回路に関するものである。
末インタフェース回路、特にアドレス出力の切替を行な
うことなく自回路の通信速度を切替えることができる速
度可変端末インタフェース回路に関するものである。
第３図は、例えば特開昭63−142737号公報に示されてい
る従来の高速ディジタル回線多重化装置における速度可
変端末インタフェース回路を示すもので、図中、（１）
は送信バス、（２）は受信バス、（３）は端末インタフ
ェースチャネルのアドレスをサイクリックに出力してい
るアドレスコントロールバス、（４）は制御バス、
（５）はチャネル１の端末インタフェース部、（６）は
チャネル２の端末インタフェース部、（７）はアドレス
検知部、（８）は端末インタフェース制御部、（９）は
回線インタフェース部、（10）は制御情報を出力するシ
ステム制御部、（11）はセレクタ、（16）は通信回線、
（17）はユーザ回線である。
る従来の高速ディジタル回線多重化装置における速度可
変端末インタフェース回路を示すもので、図中、（１）
は送信バス、（２）は受信バス、（３）は端末インタフ
ェースチャネルのアドレスをサイクリックに出力してい
るアドレスコントロールバス、（４）は制御バス、
（５）はチャネル１の端末インタフェース部、（６）は
チャネル２の端末インタフェース部、（７）はアドレス
検知部、（８）は端末インタフェース制御部、（９）は
回線インタフェース部、（10）は制御情報を出力するシ
ステム制御部、（11）はセレクタ、（16）は通信回線、
（17）はユーザ回線である。
次に動作について説明する。通信回線（16）から送られ
てきたデータは、回線インタフェース部（９）に取込ま
れ、受信バス（２）に出力される。一方、本システムで
使う端末インタフェースチャネルのアドレスをサイクリ
ックに出力しているアドレスコントロールバス（３）を
アドレス検知部（７）で検知し、チャネル１のアドレス
と一致するタイミングで、受信バス（２）のデータがチ
ャネル１の端末インタフェース部（５）に取込まれ、端
末インタフェース制御部（８）からのコントロールで、
セレクタ（11）を通りユーザ回線（17）に出力される。
てきたデータは、回線インタフェース部（９）に取込ま
れ、受信バス（２）に出力される。一方、本システムで
使う端末インタフェースチャネルのアドレスをサイクリ
ックに出力しているアドレスコントロールバス（３）を
アドレス検知部（７）で検知し、チャネル１のアドレス
と一致するタイミングで、受信バス（２）のデータがチ
ャネル１の端末インタフェース部（５）に取込まれ、端
末インタフェース制御部（８）からのコントロールで、
セレクタ（11）を通りユーザ回線（17）に出力される。
ユーザ回線（17）からのデータは、上記とは逆に、セレ
クタ（11）を通ってチャネル１又はチャネル２の端末イ
ンタフェース部（５），（６）に取込まれる。ここで、
チャネル１の通信速度で動くようになっていれば、チャ
ネル１のアドレスと一致するタイミングでデータが送信
バス（１）に出力され、回線インタフェース部（９）を
介して通信回線（16）に出力される。
クタ（11）を通ってチャネル１又はチャネル２の端末イ
ンタフェース部（５），（６）に取込まれる。ここで、
チャネル１の通信速度で動くようになっていれば、チャ
ネル１のアドレスと一致するタイミングでデータが送信
バス（１）に出力され、回線インタフェース部（９）を
介して通信回線（16）に出力される。
なお、チャネル１とチャネル２の通信速度は、各々別に
設定され、システム制御部（10）からのコントロール
で、端末インタフェース部（８）からチャネル１又はチ
ャネル２のセレクタ信号がセレクタ（11）にとどき、ど
ちらかのチャネルの通信速度でデータが出力される。
設定され、システム制御部（10）からのコントロール
で、端末インタフェース部（８）からチャネル１又はチ
ャネル２のセレクタ信号がセレクタ（11）にとどき、ど
ちらかのチャネルの通信速度でデータが出力される。
従来の速度可変端末インタフェース回路は以上のように
構成されているので、１つのユーザ回線（17）に対して
複数の通信速度をもたせ、これをダイナミックに切替え
るためには、アドレスコントロールバス（３）上に出力
するアドレスを切替える必要があり、その切替を行なう
間、速度切替を行なわない他の端末インタフェース回路
において瞬断が生じるという課題があった。
構成されているので、１つのユーザ回線（17）に対して
複数の通信速度をもたせ、これをダイナミックに切替え
るためには、アドレスコントロールバス（３）上に出力
するアドレスを切替える必要があり、その切替を行なう
間、速度切替を行なわない他の端末インタフェース回路
において瞬断が生じるという課題があった。
この発明は、かかる課題を解決するためになされたもの
で、アドレス出力の切替を行なうことなく、レーザ回線
に対する通信速度を、複数速度間でダイナミックに切替
えることができる速度可変端末インタフェース回路を得
ることを目的とする。
で、アドレス出力の切替を行なうことなく、レーザ回線
に対する通信速度を、複数速度間でダイナミックに切替
えることができる速度可変端末インタフェース回路を得
ることを目的とする。
この発明に係る速度可変端末インタフェース回路は、ユ
ーザ回線で切替え可能な複数の通信速度のうちの最大速
度に対応するアドレスが出力されるアドレスコントロー
ルバスと、アドレスコントロールバス上のアドレスが自
チャネルのアドレスと一致した際にアドレス一致信号を
出力するアドレス検知部と、システム制御部から出力さ
れる制御情報に基づき、ユーザ回線の通信速度を選定す
るとともに、フレーム同期信号と上記アドレス一致信号
とに基づき、上記最大速度とユーザ回線の通信速度との
比を演算し、その比に応じた送受信可能信号を出力する
速度可変制御部と、送受信可信号が有意になるタイミン
グで、ユーザ回線と通信回線との間でデータ送受信を行
う端末インタフェースのチャネル部とをそれぞれ設ける
ようにしたものである。
ーザ回線で切替え可能な複数の通信速度のうちの最大速
度に対応するアドレスが出力されるアドレスコントロー
ルバスと、アドレスコントロールバス上のアドレスが自
チャネルのアドレスと一致した際にアドレス一致信号を
出力するアドレス検知部と、システム制御部から出力さ
れる制御情報に基づき、ユーザ回線の通信速度を選定す
るとともに、フレーム同期信号と上記アドレス一致信号
とに基づき、上記最大速度とユーザ回線の通信速度との
比を演算し、その比に応じた送受信可能信号を出力する
速度可変制御部と、送受信可信号が有意になるタイミン
グで、ユーザ回線と通信回線との間でデータ送受信を行
う端末インタフェースのチャネル部とをそれぞれ設ける
ようにしたものである。
この発明において、アドレスコントロールバスには、速
度切替できる複数の通信速度のうちの最大速度でチャネ
ルのアドレスが出力される。一方、ユーザ回線の通信速
度は、システム制御部から出力される制御情報に基づ
き、速度可変制御部で選定される。そして、このユーザ
回線の通信速度が、上記最大速度よりも低速の場合に
は、速度差に相当する分だけ、次チャネルと送信バスお
よび受信バスとのデータの送受を行なわないことによ
り、ユーザ回線の導通を実現する。このため、アドレス
出力の切替を行なうことなく、自回路の通信速度の切替
が可能となる。
度切替できる複数の通信速度のうちの最大速度でチャネ
ルのアドレスが出力される。一方、ユーザ回線の通信速
度は、システム制御部から出力される制御情報に基づ
き、速度可変制御部で選定される。そして、このユーザ
回線の通信速度が、上記最大速度よりも低速の場合に
は、速度差に相当する分だけ、次チャネルと送信バスお
よび受信バスとのデータの送受を行なわないことによ
り、ユーザ回線の導通を実現する。このため、アドレス
出力の切替を行なうことなく、自回路の通信速度の切替
が可能となる。
第１図はこの発明の一実施例を示すもので、図中、第３
図と同一符号は同一又は相当部分を示す。（７）はアド
レスコントロールバス（３）のアドレス信号が自チャネ
ルのアドレスと一致した際にアドレス一致信号（14）を
有意にして出力するアドレス検知部、（12）はシステム
制御部（10）からの制御情報に基づき自回路の通信速度
を選定する速度可変制御部で、この速度可変制御部（1
2）は、フレーム同期信号バス（13）から入力されるフ
レーム同期信号と上記アドレス一致信号（14）とに基づ
き、上記最大速度に対する自回路の通信速度の比を演算
し、その比に応じた送受信可信号（15）を出力する。
（18）はこの送受信可信号（15）が有意になるタイミン
グで通信回線（16）とユーザ回線（17）との間でデータ
の送受信を行なう端末インタフェースのチャネル部であ
る。
図と同一符号は同一又は相当部分を示す。（７）はアド
レスコントロールバス（３）のアドレス信号が自チャネ
ルのアドレスと一致した際にアドレス一致信号（14）を
有意にして出力するアドレス検知部、（12）はシステム
制御部（10）からの制御情報に基づき自回路の通信速度
を選定する速度可変制御部で、この速度可変制御部（1
2）は、フレーム同期信号バス（13）から入力されるフ
レーム同期信号と上記アドレス一致信号（14）とに基づ
き、上記最大速度に対する自回路の通信速度の比を演算
し、その比に応じた送受信可信号（15）を出力する。
（18）はこの送受信可信号（15）が有意になるタイミン
グで通信回線（16）とユーザ回線（17）との間でデータ
の送受信を行なう端末インタフェースのチャネル部であ
る。
次に動作について説明する。アドレス検知部（７）は、
本システムで使う端末インタフェースチャネルのアドレ
スをサイクリックに出力しているアドレスコントロール
バス（３）からアドレス信号を入力し、自チャネルのア
ドレスと一致したときに、アドレス一致信号（14）を有
意にして速度可変制御部（12）に出力する。なお、上記
アドレスコントロールバス（３）には、速度切替される
複数の通信速度のうちの最大速度に相当する割合でアド
レス一致信号（14）が有意になるように、チャネルアド
レスが出力されている。
本システムで使う端末インタフェースチャネルのアドレ
スをサイクリックに出力しているアドレスコントロール
バス（３）からアドレス信号を入力し、自チャネルのア
ドレスと一致したときに、アドレス一致信号（14）を有
意にして速度可変制御部（12）に出力する。なお、上記
アドレスコントロールバス（３）には、速度切替される
複数の通信速度のうちの最大速度に相当する割合でアド
レス一致信号（14）が有意になるように、チャネルアド
レスが出力されている。
速度可変制御部（12）は、システム制御部（10）から制
御バス（４）に出力される制御情報を入力することによ
り、予め定められた複数の通信速度のうちの一つを選択
し、その後、フレーム同期信号バス（13）から入力され
るフレーム同期信号と上記アドレス一致信号（14）とに
基づき、最大速度に対する通話速度の比を演算する。そ
して１フレーム当りの有意なアドレス一致信号（14）と
有意な送受信可信号（15）との比が、上記比と一致する
ように、アドレス一致信号（14）の一部をマスクし、こ
れを送受信可信号（15）として端末インタフェースのチ
ャネル部（18）に出力する。端末インタフェースのチャ
ネル部（18）は、ユーザ回線（17）からデータを取込
み、送受信可信号（15）が有意になったときに送信バス
（１）に出力し、回線インタフェース部（９）を介して
通信回線（16）に出力する。
御バス（４）に出力される制御情報を入力することによ
り、予め定められた複数の通信速度のうちの一つを選択
し、その後、フレーム同期信号バス（13）から入力され
るフレーム同期信号と上記アドレス一致信号（14）とに
基づき、最大速度に対する通話速度の比を演算する。そ
して１フレーム当りの有意なアドレス一致信号（14）と
有意な送受信可信号（15）との比が、上記比と一致する
ように、アドレス一致信号（14）の一部をマスクし、こ
れを送受信可信号（15）として端末インタフェースのチ
ャネル部（18）に出力する。端末インタフェースのチャ
ネル部（18）は、ユーザ回線（17）からデータを取込
み、送受信可信号（15）が有意になったときに送信バス
（１）に出力し、回線インタフェース部（９）を介して
通信回線（16）に出力する。
一方、通信回線（16）から回線インタフェース部（９）
に取込まれたデータは、受信バス（２）を介し、送受信
可信号（15）が有意になるタイミングで端末インタフェ
ースのチャネル部（18）に取込まれ、ユーザ回線（17）
に出力される。
に取込まれたデータは、受信バス（２）を介し、送受信
可信号（15）が有意になるタイミングで端末インタフェ
ースのチャネル部（18）に取込まれ、ユーザ回線（17）
に出力される。
次に、具体的な数値を挙げて説明する。第２図は１フレ
ームが125μsec,193bitで構成されているフレーム構成
図である。このフレームでは、１タイムスロットが8Kbp
sに相当するので、チャネル１の最大速度は64Kbps、チ
ャネル２の最大速度は32Kbpsである。そして、システム
制御部（10）からの情報により、チャネル１の通信速度
は、8,16,24,32,40,48,56,64Kbpsの８種類のいずれかに
切替えることができるため、チャネル１で８種類の通信
速度のユーザ回線（17）に対応できる。同様に、チャネ
ル２では、8,16,24,32Kbpsの４種類の通信速度のユーザ
回線（17）に対応できる。
ームが125μsec,193bitで構成されているフレーム構成
図である。このフレームでは、１タイムスロットが8Kbp
sに相当するので、チャネル１の最大速度は64Kbps、チ
ャネル２の最大速度は32Kbpsである。そして、システム
制御部（10）からの情報により、チャネル１の通信速度
は、8,16,24,32,40,48,56,64Kbpsの８種類のいずれかに
切替えることができるため、チャネル１で８種類の通信
速度のユーザ回線（17）に対応できる。同様に、チャネ
ル２では、8,16,24,32Kbpsの４種類の通信速度のユーザ
回線（17）に対応できる。
この発明は以上説明したとおり、１つのユーザ回線にお
いて、複数の通信速度間で速度切替を行なう際に、通信
速度が最大速度よりも低速の場合は、送受信バスとのデ
ータのやりとりを、速度差の分だけ停止することによっ
て通信速度の切替を実行するようにしているので、他の
端末インタフェース回路において、瞬断を発生させるこ
となく速度切替を実現できる等の効果がある。
いて、複数の通信速度間で速度切替を行なう際に、通信
速度が最大速度よりも低速の場合は、送受信バスとのデ
ータのやりとりを、速度差の分だけ停止することによっ
て通信速度の切替を実行するようにしているので、他の
端末インタフェース回路において、瞬断を発生させるこ
となく速度切替を実現できる等の効果がある。
第１図はこの発明の一実施例に係る速度可変端末インタ
フェース回路を示すブロック図、第２図はその動作を説
明するためのフレーム構成図、第３図は従来の速度可変
端末インタフェース回路を示すブロック図である。 （３）……アドレスコントロールバス、 （４）……制御バス、 （７）……アドレス検知部、 （10）……システム制御部、 （12）……速度可変制御部、 （13）……フレーム同期信号バス、 （14）……アドレス一致信号、 （15）……送受信可信号、 （16）……通信回線、 （17）……ユーザ回線、 （18）……端末インタフェースのチャネル部。 なお、図中同一符号は同一又は相当部分を示す。
フェース回路を示すブロック図、第２図はその動作を説
明するためのフレーム構成図、第３図は従来の速度可変
端末インタフェース回路を示すブロック図である。 （３）……アドレスコントロールバス、 （４）……制御バス、 （７）……アドレス検知部、 （10）……システム制御部、 （12）……速度可変制御部、 （13）……フレーム同期信号バス、 （14）……アドレス一致信号、 （15）……送受信可信号、 （16）……通信回線、 （17）……ユーザ回線、 （18）……端末インタフェースのチャネル部。 なお、図中同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】高速ディジタル専用線を利用して、時分割
多重化方式により、音声、データ、ファクシミリ等、通
信目的に応じた各種の端末装置を効率的に通信するため
の多重化装置における速度可変端末インタフェース回路
において、 ユーザ回線で切替え可能な複数の通信速度のうちの最大
速度に対応するアドレスが出力されるアドレスコントロ
ールバスと、 アドレスコントロールバス上のアドレスが自チャネルの
アドレスと一致した際にアドレス一致信号を出力するア
ドレス検知部と、 システム制御部から出力される制御情報に基づき、ユー
ザ回線の通信速度を選定するとともに、フレーム同期信
号と上記アドレス一致信号とに基づき、上記最大速度と
ユーザ回線の通信速度との比を演算し、その比に応じた
送受信可能信号を出力する速度可変制御部と、 速度の異なるチャネルに対して同一のアドレスを持ち、
送受信可信号が有意になるタイミングで、上記速度可変
制御部が演算した速度比でユーザ回線と通信回線との間
でデータの送受信を行う端末インタフェースのチャネル
部とを備えた速度可変端末インタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039858A JPH0777391B2 (ja) | 1989-02-20 | 1989-02-20 | 速度可変端末インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1039858A JPH0777391B2 (ja) | 1989-02-20 | 1989-02-20 | 速度可変端末インタフェース回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02218246A JPH02218246A (ja) | 1990-08-30 |
| JPH0777391B2 true JPH0777391B2 (ja) | 1995-08-16 |
Family
ID=12564674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1039858A Expired - Lifetime JPH0777391B2 (ja) | 1989-02-20 | 1989-02-20 | 速度可変端末インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0777391B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6064546A (ja) * | 1983-09-19 | 1985-04-13 | Fujitsu Ltd | 時分割多重集線通話路方式 |
| JPH0666754B2 (ja) * | 1985-01-12 | 1994-08-24 | 三菱電機株式会社 | 多重化装置 |
| JPS63142737A (ja) * | 1986-12-04 | 1988-06-15 | Mitsubishi Electric Corp | 速度可変端末インタフエ−ス回路 |
-
1989
- 1989-02-20 JP JP1039858A patent/JPH0777391B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02218246A (ja) | 1990-08-30 |
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