KR920002884B1 - T1 전송선로의 신호 처리회로 - Google Patents

Abstract

내용 없음.

Description

T1 전송선로의 신호 처리회로

제1도는 본 발명에 따른 신호 처리 회로도.

제2a도 내지 제2c도는 제1도의 부분동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

12 : 프로세서부 14 : 스위칭부

16 : 3-상태버퍼 18 : 전송인터페이스부

20 : 개별신호 처리부 22 : 래치

24 : 채널카운트부 26 : 앤드게이트

28 : 공통선신호 처리부

본 발명은 T1 전송선로의 신호(Signalling) 처리회로에 관한 것으로, 특히 모드 선택에 의하여 T1 전송선로의 중계 인터페이스에서 개별신호 처리와 공통선 신호 처리를 선택적으로 할 수 있는 신호 처리회로에 관한 것이다.

T1 전송 인터페이스라 함은 1.544MHz의 전송속도를 가지는 T1 전송라인과 32채널의 데이터를 2.048Mbps의 전송속도로 입출력하는 교환 시스템내의 스위칭부의 입출력을 인터페이싱하는 회로이다.

T1 전송 인터페이스의 신호(Signalling) 처리 방식에는 주지된 바와 같이 해당 프레임의 각 채널의 MSB에 신호 정보를 실어 송수신하는 개별신호 방식(Channel associated signalling : CAS)과, 각 프레임의 신호채널(Signalling channel)에 신호 정보를 실어 송수신하는 공통선 신호방식(Common channel signalling : CCS)이 있다.

개별신호 방식은 T1 전송라인으로 송신되어 지는 프레임 신호중 해당하는 프레임과 각 채널에 해당하는 시그날링 데이터를 삽입하여 송수신하는 방식이다. 즉 개별신호 방식에 따른 T1 전송신호는 각 프레임(frame)(125μsec)과 멀티 프레임(Multiframe)으로 구성되며, 12프레임이 모여 하나의 멀티 프레임을 이루고 있다. 이때 T1 전송선로로 전송되는 각 프레임은 24채널(channels)로 이루어져 있으며, 각 채널의 데이터는 8비트(8bits)이다. 상기 개별신호 방식은 상기와 같이 구성된 멀티 프레임중 6번째 프레임의 각 채널 데이터의 마지막 비트(MSB)는 A 시그날리 데이터, 12번째 프레임의 각 채널 마지막 비트(MSB)는 B 시그날링 데이터로 사용되어지며, 이와같은 신호를 NA D4 시그날(North American D4 signal)이라고도 한다.

공통선 신호 방식은 T1 전송라인으로 송신되는 24채널의 프레임 신호중 해당하는 시그날링 채널에 예를들면 각 프레임내의 마지막 채널에 8비트의 시그날링 데이터를 실어 전송하는 방식으로, 이는 개별신호 방식과는 달리 매프레임의 최종 채널에 시그날링 데이터를 전송하도록 되어 있다.

현재 T1 전송 인터페이스의 신호처리 회로는 상기와 같이 개별신호 처리방식과 공통선 신호처리 방식으로 각각 구성되어 있어서 상기 두가지 방식의 신호처리를 모두 필요로 하는 경우에는 별도로 두 개의 회로보드를 시스템에 설치하여야 하는 불편함이 있어왔다.

따라서 본 발명의 목적은 모드선택에 따라 T1 전송선로 중계 인터페이스에 있어서 개별신호 처리와 공통선 신호처리를 선택적으로 처리할 수 있도록 하는 신호처리 회로를 제공함에 있다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.

제1도는 본 발명에 따른 회로도로서, 모드선택신호(MS)(공통선신호 처리모드/개별신호 처리모드)의 입력에 따른 제어 데이터를 출력함과 동시에 공통선 신호처리 데이터 및 채널별 개별신호 데이터를 억세스하여 신호처리하는 프로세서부(Microprocessor)(12)와, 직렬 데이터 송신라인(36)과 직렬 데이터 수신라인(38)를 통해 32채널의 데이터를 2.048Mbps의 전송속도로 송수신하여 교환 스위칭하는 스위칭부(14)와, 상기 스위칭부(14)의 송신포트(TX)와 수신포트(RX) 각각에 접속되어 지는 직렬 데이터 송수신 라인(36)(38)에 데이터 입력포트(DSTi)와 출력포트(DSTO)가 접속되어 32채널의 데어터를 24채널의 신호로 변환하며, 채널 제어데이터의 제어에 의해 입력되는 개별데이터를 상기 스위칭부(14)로부터 출력되는 각 채널 데이터에 삽입하여 T1 전송선로에 전송하고, 상기 T1 전송선로로부터 수신되는 채널 데이터에서 개별신호 데이터를 추출하여 출력하는 전송 인터페이스부(18)와, 상기 프로세서부(12)와 상기 전송 인터페이스부(18)의 제어 데이터 입출력 단자사이에 접속되어 있으며, 상기 프로세서부(12)로부터 출력되는 채널 제어 데이터에 의해 상기 전송 인터페이스부(18)의 동작 모드를 개별신호 처리모드로 제어하고, 상기 전송 인터페이스부(18)로부터 출력되는 개별신호 데이터를 상기 프로세서부(12)로 인터페이싱하는 개별신호 처리부(20)와, 상기 스위칭부(14)의 송신포트(TX)와 상기 전송 인터페이스부(18)의 데어터 입력포트(DSTi) 사이에 접속되어 있으며, 공통채널 검출신호의 입력에 의해 스위칭되어 상기 직렬 데이터 송신라인(36)의 송신로를 형성하는 3-상태버퍼(16)와, 모드선택신호(MS)의 입력에 따라 상기 프로세서부(12)로부터 선택적으로 출력되는 채널 제어데이터를 래치하여 출력하는 래치(22)와, 상기 스위칭부(14)를 포함하는 시스템으로부터 출력되는 프레임 동기 신호

와 클럭(CLK)(2.048MHz)을 입력하며, 상기 프레임 동기신호(

)의 입력기간내 입력되는 상기 클럭(CLK)를 채널클럭(256KHz CLK)로 분주하고, 상기 분주된 채널클럭(256KHz CLK)를 카운트하여 최종 채널을 카운트시 공통 채널 검출 신호를 출력하는 채널 카운트부(24)와, 상기 채널카운트부(24)와 래치(22)로부터 각각 출력되는 공통채널 검출신호와 채널 제어신호를 논리곱 게이팅하여 상기 3-상태버퍼(16)의 스위칭을 제어하는 게이트(26)와, 상기 직렬데이터 송,수신라인(36)(38)와 상기 프로세서부(12) 사이에 접속되어 있으며, 상기 프로세서부(12)로부터 출력되는 채널 제어 데이터의 제어에 응답하여 해당 프레임의 신호 채널에 공통선신호(CCS)를 실어 송신하고, 수신신호 채널에 실린 공통선 신호를 수신하여 상기 프로세서부(12)로 출력하는 공통선 신호처리부(28)로 구성된다.

상기한 제1도의 구성중 미설명부호 40,42,44는 직렬 데이터를 송수신하는 직렬 데이터라인이며, 32,34는 T1 전송 데이터를 T1 전송선로로 송수신하는 트랜스 포머이다. 그리고 46은 어드레스, 데이터 및 그 이외의 제어 신호를 송수신하는 시스템 버스이다.

한편 상기한 구성중 전송 인터페이스부(18)는 캐나다국의 반도체 메이커인 Mitel사의 MH89760인 상용 D3/D4 전송 디바이스이고, 개별신호 처리부(20)는 위 반도체 메이커에서 생산 판매되는 MT 8920이고, 공통선 신호 처리부(28)는 독일국의 반도체 메이커인 Simens사의 SAB 82525이다.

그리고, 상기 제1도에 도시된 채널 카운트부(24)는 스위칭부(14)를 포함하는 교환 시스템으로부터 출력되는 2.048MHz의 클럭(CLK)를 채널주기(3.2μsec=256KHz)로 분주하는 분주기와, 상기 분주기의 클럭을 2진 5비트 카운팅(32분주)하여 32개의 채널을 카운팅하였을때 채널주기의 리플캐리신호(Ripple Carry Signal)을 단자(RCOUT)로 출력하는 카운터를 가지고 매프레임의 최종 채널을 검출 출력한다.

스위칭부(14)는 2.048Mbps의 전송속도를 가지고 32채널의 데이터를 입출력하는 교환 시스템의 스위칭부로서 이는 이미 널리 공개된 것이다.

제2a도는 제1도의 회로가 개별신호 모드로 동작되었을때의 동작 파형도이며, 제2b도는 제1도의 회로가 공통신호 처리 모드로 동작되었을때의 동작 파형도이고, 제2c도는 채널 카운터부(24)의 동작 파형도이다.

이하 본 발명 제1도의 동작예를 제2도의 파형도를 참조하여 상세히 설명한다.

우선 제1도와 같은 시스템에서 T1 전송선로와 스위칭부(14)와의 인터페이스를 설명한다.

스위칭부(14)로부터 출력되는 2.048Mbps 전송속도를 가지는 32채널의 데이터는 3상태 버퍼(16)와 직렬 데이터 송신라인(36)을 통해 전송 인터페이스부(18)의 데이터 입력포트(DSTi)에 입력된다. 이때 상기 전송 인터페이스부(18)는 2.048Mbps의 전송속도를 가지는 32채널의 테이터를 T1 전송 데이터인 1.544Mbps의 24채널 데이터로 변환하여 트랜스포머(32)를 통해 T1 전송선로로 출력한다.

T1 전송선로와 트랜스포머(34)를 통해 1.544Mbps의 전송속도를 가지는 24채널의 T1 데이터가 전송 인터페이스부(18)의 단자(RxA, RxB)로 입력되면, 상기 전송 인터페이스부(18)는 24채널의 T1 데이터(1.544Mbps)를 32채널의 데이터(2.048Mbps)의 데이터로 변환하여 직렬 데이터 수신라인(38)으로 출력한다.

따라서 T1 전송선로로 입출력되는 전송 데이터들은 전송 인터페이스부(18)와 3상태 버퍼(16)를 통해 스위칭부(14)로 입출력되게 된다.

이때 T1 전송선로의 전송속도는 전술한 바와 같이 1.544Mbps로서 CCITT권 고안 Q규정과 동일하며, 스위칭부(14)로 입출력되는 데이터는 2.048Mbps의 전송속도를 가지는 32채널의 직렬 데이터이다.

먼저 상기한 T1 전송선로상의 신호를 개별신호 방식으로 이용할 경우를 설명한다.

지금 프로세서부(12)로 개별신호 처리를 선택하는 모드 선택신호(MS)가 입력되면, 프로세서부(12)는 상기 개별신호 처리 모드 선택신호(MS)의 입력에 응답하여 공통선 신호 처리부(28)로는 동작 중지명령을, 래치(22)로는 “로우”의 개별모드 신호와 래치 제어신호를 시스템 버스(46)를 통해 출력한다.

그리고 프로세서부(12)는 시스템버스(46)를 통해 개별신호 처리부(20)로 개별처리가 가능도록하는 제어 데이터를 출력함과 동시에 각 채널별 개별신호(signalling Data)를 입력시킨다.

이때 상기 동작 중지 명령을 수신하는 공통선 신호 처리부(28)는 아무런 동작을 수행치 않고 프로세서부(12)로부터 명령만을 수신하는 대기 상태로 들어간다.

상기 래치(22)는 상기 시스템버스(46)를 통해 입력되는 “로우”의 개별모드 신호를 래치 제어신호에 의해 래치하여 제2a도(c)와 같은 신호를 앤드게이트(26)으로 출력한다.

상기 래치(22)로부터 제2a도(c)와 같이 래치 출력되는 개별모드 신호를 입력하는 상기 앤드게이트(26)는 “로우”의 신호를 3-상태버퍼(16)의 제어단자로 입력시키어 항상 인에이블 상태로 되어 있게한다.

한편 프레임 동기신호(

)와 시스템클럭(CLK; 2.048MHz)을 입력하는 채널 카운터부(24)는 상기 프레임 동기신호(

)를 기준으로 입력되는 클럭을 제2c도와 같이 채널클럭(256KHz)(3.2μsec)으로 내부의 분주기로 분주한다. 그리고 상기 분주된 채널클럭(256KHz)를 제2c도 Q0∼Q4와 같이 2진 5비트 카운팅하여 1프레임내의 32채널을 카운팅 완료하면 제2c도 RCOUT와 같은 리플캐리(Ripple carry)를 발생한다. 즉 1프레임내의 최종 채널을 카운트하면 32번째 채널 구간동안 “하이”로 되는 공통 채널 검출 신호를 앤드게이트(26)으로 출력한다.

따라서 상기 앤드게이트(26)은 채널 카운터부(24)로부터 출력되는 공통채널 검출신호와 전술한 래치(22)로부터 래치 출력되는 “로우”의 개별모드 신호를 모두 입력하나 “로우”의 개별모드 신호에 의해 3상태 버퍼(16)를 계속적으로 인에이블시킨다.

상기와 같이 3상태 버퍼(16)가 인에이블된 상태에서 스위칭부(14)로부터 제2a도(a)와 같은 프레임 동기신호(

)에 동기된 제2a도(b)와 같은 2.048Mbps의 전송속도를 갖는 32채널의 직렬 데이터가 출력되면 이는 상기 3상태 버퍼(16)를 통해 전송 인터페이스부(18)의 데이터 입력포드(DSTi)에 입력된다.

상기와 같이 동작하는 상태에서 프로세서부(12)로부터 제어 데이터와 각 채널별 개별신호를 입력한 개별신호 처리부(20)는 입력 데이터를 직렬로 변환하여 출력단자(STo0)로 개별처리가 가능토록하는 제어데이터를 출력하여 전송 인터페이스부(18)를 개별처리 모드로 세팅함과 동시에 출력단자(STo1)로 각 채널별 개별신호 데이터를 출력한다.

이때 상기 개별신호 처리부(20)로부터 출력되는 제어데이터를 입력한 전송 인터페이스부(18)는 개별신호 처리가 가능토록 세트된다.

상기와 같이 개별신호 처리가 가능토록 세트되어 지면, 상기 전송 인터페이스부(18)는 상기 개별신호처리부(20)의 단자(STo1)으로부터 출력되어 단자(CSTi1)으로 입력된 각 채널별 신호를 제2a도(b)와 같이 스위칭부(12)로부터 출력되는 각 채널 데이터에 삽입하여 T1 전송선로로 전송하게 된다. 이때 T1 전송선로를 통해 전송 인터페이스부(18)의 수신부로 입력되는 24채널의 데이터들은 상기 전송 인터페이스부(18)내에서 2.048Mbps의 32채널 데이터로 변환된후 채널 데이터와 개별신호들로 분리되어 진다. 이때 분리된 채널 데이터는 직렬 데이터 수신라인(38)를 통해 스위칭부(14)로 입력되고, 채널별 개별신호들은 출력포트(CSTO)을 통해 개별신호 처리부(20)로 전송된다. 이때 상기 전송 인터페이스부(18)로부터 분리 출력된 채널별 신호를 입력한 개별신호 처리부(20)는 직렬로 입력되는 개별신호를 병렬로 변환하여 내부메모리에 저장한다.

상기의 상태에서 프로세서부(12)가 상기 개별신호 처리부(20)의 개별처리 데이터를 읽어가면 개별신호 처리가 이루어진다.

다음 T1 전송선로에서 공통신호선 신호방식을 사용할 경우를 설명한다.

지금 프로세서부(12)로 공통선 신호 처리모드 선택번호(MS)가 입력되면, 프로세서부(12)는 시스템 버스(46)를 통해 래치(22)로 “하이”의 공통선 처리모드 신호와 래치 제어신호를 출력한다. 그리고 개별신호 처리부(20)로는 통과모드 제어신호(Transparent mode control data)를 출력하고, 공통선 신호 처리부(28)로는 공통선 모드 제어신호를 출력한다.

이때 통과모드 제어신호를 입력한 개별신호 처리부(20)는 단자(STo0)를 통해 전송 인터페이스부(18)의 입력포트(CSTi0)로 통과모드 제어신호를 송신하여 전송 인터페이스부(18)가 개별신호를 처리치 않고 통과(Transparent) 모드를 동작되게 한다.

이때 상기 전송 인터페이스부(18)는 상기 통과 모드 제어신호 입력에 의해 개별신호를 처리하지 않고 단지 입출력 포트(DSTi)(DST0)로 입출력되는 2.048Mbps의 데이터를 1.544Mbps의 데이터로 변환하여 T1 전송 선로로 송수신 되게 된다.

한편 상기 프로세서부(12)로부터 출력되는 공통선 제어신호를 입력하는 공통선 신호 처리부(28)는 얼터네티브 클럭단자(AXCLK; Alternative Clock)로 입력되는 프레임 동기신호(

)의 입력 주기내 수신 클럭 단자(RXCLK ; Receive clock)로 입력되는 클럭(2.048MHz)(CLK)를 카운트하여 1프레임내의 최종채널(32번째 채널)구간을 검출하고, 상기 검출된 채널구간내 송신포트(TXD)와 수신포트(RXD)를 인에이블시킨다.

상기와 같은 상태에서 채널 카운트부(24)는 전술한 바와 같이 프레임 동기신호(

)가 입력시 리세트되어 프레임내의 입력되는 2.048MHz의 클럭 CLK를 카운트하여 32채널째의 클럭을 카운트하게 되면 출력단자(Rcout)로 제2c도와 같은 “하이”의 리플캐리의 출력을 32채널 구간에 걸쳐 출력한다. 이때 상기 채널 카운터(24)으 출력 “하이”는 앤드게이트(26)에서 래치(22)의 출력 “하이”와 앤드되어 출력됨으로써 3-상태버퍼(16)가 공통채널 출력상태에서 디스에이블된다. 즉 스위칭부(14)에서 전송 인터페이스부(18)로 전송되는 채널 데이터중 32번째 채널의 데이터 전송이 차단되게 된다. 상기와 같이 채널 카운트부(24)가 동작되는 상태에서 프로세서부(12)는 공통신호 처리부(28)에 공통선 신호를 출력하며, 상기 공통선 신호처리부(28)는 입력되는 프레임 동기신호(

)와 2.048MHz의 클럭에 의하여 스위칭부(14)로부터 전송 인터페이스부(18)로 전송되는 32채널에 공통선신호(CCS)를 제2b도(e)와 같이 출력단자 TxD로 매 프레임마다 출력한다. 따라서 전송 인터페이스부(18)의 입력단자 DSTi에는 제2(b)도(f)와 같은 채널의 데이터가 되어 입력된다.

따라서 공통선 신호 모드에서 전송 인터페이스부(18)에 수신되는 T1 전송 데이터는 스위치부(14)에 입력되고, 그중 공통선 신호채널(CCS : 32채널)은 매프레임의 32채널 번째마다 인에이블되는 수신포트(RxD)를 통해 공통신호 처리부(28)가 수신하여 프로세서부(12)에 입력시킬 수 있도록 하여 공통신호 처리를 행하게 한다.

상술한 바와 같이 본 발명은 중계선 인터페이스회로에 공통신호 방식과 개별신호 방식을 동시에 처리하도록 하여 프로세서의 모드 제어에 따라 신호 처리를 하도록 함으로써 중계선 인터페이스의 기능을 확장할 수 있는 이점이 있다.

Claims (1)

1. 모드선택신호(MS)의 입력에 따른 채널 제어 데이터를 출력함과 동시에 공통선 신호처리 데이터 및 개별신호 데이터를 억세스하여 신호처리하는 프로세서부(12)와, 직렬 데이터 송신라인(36)과 직렬 데이터 수신라인(38)를 통해 32채널의 데이터를 2.048Mbps의 전송속도로 송수신하여 교환 스위칭하는 스위칭부(14)와, 상기 스위칭부(14)의 송신포트(TX)와 수신포트(RX) 각각에 접속되어지는 직렬 데이터 송수신 라인(36)(38)에 데이터 입력포트(DSTi)와 출력포트(DSTo)가 접속되어 32채널의 데이터를 24채널의 신호로 변환하며, 채널 제어데이터의 제어에 의해 입력되는 개별데이터를 상기 스위칭부(14)로부터 출력되는 각 채널 데이터에 삽입하여 T1 전송선로에 전송하고, 상기 T1 전송선로로부터 수신되는 채널 데이터에서 개별 신호 데이터를 추출하여 출력하는 전송 인터페이스부(18)를 구비한 T1 전송선로의 신호 처리회로에 있어서, 상기 프로세서부(12)와 상기 전송 인터페이스부(18)의 제어 데이터 입출력 단자사이에 접속되어 있으며, 상기 프로세서부(12)로부터 출력되는 채널 제어 데이터에 의해 상기 전송 인터페이스부(18)의 동작 모드를 개별신호 처리모드로 제어하고, 상기 전송 인터페이스부(18)로부터 출력되는 개별신호 데이터를 상기 프로세서부(12)로 인터페이싱하는 개별신호 처리부(20)와, 상기 스위칭부(14)의 송신포트(TX)와 상기 전송 인터페이스부(18)의 데이터 입력포트(DSTi) 사이에 접속되어 있으며, 공통선신호 채널 제어신호의 입력에 의해 스위칭되어 상기 직렬 데이터 송신라인(36)의 송신로를 형성하는 3-상태버퍼(16)와, 상기 모드 선택신호(MS)의 입력에 따라 상기 프로세서부(12)로부터 선택적으로 출력되는 채널 제어데이터를 래치하여 출력하는 래치(22)와, 상기 스위칭부(14)를 포함하는 시스템의 프레임 동기신호

   

   와 클럭(CLK)을 입력하며, 상기 프레임 동기신호(

   

   )의 입력 기간내 입력되는 상기 클럭(CLK)를 채널클럭로 분주하고, 상기 분주된 채널클럭을 카운트하여 최종 채널을 카운트시 공통채널 검출 신호를 출력하는 채널 카운트부(24)와, 상기 채널카운트부(24)와 래치(22)로부터 각각 출력되는 공통채널 검출신호와 채널 제어신호를 논리곱 게이팅하여 상기 3-상태버퍼(16)의 스위칭을 제어하는 게이트(26)와, 상기 직렬데이터 송,수신라인(36)(38)와 상기 프로세서부(12) 사이에 접속되어 있으며, 상기 프로세서부(12)로부터 출력되는 채널 제어 데이터의 제어에 응답하여 해당 프레임의 신호 채널에 공통선신호(CCS)를 실어 송신하고, 수신신호 채널에 실린 공통선 신호를 수신하여 상기 프로세서부(12)로 출력하는 공통선 신호처리부(28)로 구성됨을 특징으로 하는 T1 전송선로의 신호처리 회로.

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