JPH077935B2 - 時分割多重分離装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割多重分離装置（DEMUX:デマックスと呼
ぶ）に関し、特にDEMUXのデジタル回線の保守に関す
る。

〔従来の技術〕

第４図に示すように、時分割多重（TDM）のハイアラー
キにおける１次群（伝送速度約1.544Mbit/s）に使用さ
れている従来のDEMUXは、高速デジタル回線からの信号
を受信する複数のラインインタフェイス回路50を有して
いる。各ラインインタフェイス回路50は、対応する回線
の回線異状や故障を検出する異状検出回路51を備えてい
る。クランプ回路52は回線に接続され、異状検出回路51
による回線異状の検出に応答して回線のレベルを所定の
論理レベルにクランプしている。クランプ回路52の出力
は、多重化回路51に接続され、そこで入力信号は時分割
多重（TDM）フレームに多重化される。この多重化フレ
ームは時分割スイッチ54に供給されている。タイムスロ
ットメモリ55からの切替信号により、入力フレームのタ
イムスロットは、時分割スイッチ54により入れ替えられ
る。タイムスロットが入れ替えられたTDMフレームは、
分離回路６により、個々のフレームに分離される。分離
されたフレームは、アナログ回線が終端される低速イン
タフェイス回路にそれぞれ供給される。各低速インタフ
ェイス回路57は、継続的に入力信号を監視し、所定の論
理レベルが連続することを検出すると、回線異状が高速
回線に発生したと判断し、回線異状信号を低速回線に送
出する。

〔発明が解決しようとする課題〕

しかしながら、従来の低速インタフェイス回路では、受
信信号の所定レベルの連続性を監視する必要があるた
め、実際の信号（データ）と回線異常信号とを区別する
必要があり、コード変換等の誤認を除去する付加回路が
必要となるという問題点がある。

〔課題を解決するための手段〕

本発明の目的は、上述の従来の欠点を除去した時分割多
重分離装置を提供することにある。

本発明の分離装置は、高速デジタル回線に各々接続され
た高速インタフェイス回路を有している。高速インタフ
ェイス回路の各々は、伝送路からの時分割デジタル信号
を受けて伝送路の回線異状を検出し、回線異状を示すア
ラーム信号を発生する。複数の低速インタフェイス回路
は、低速デジタル回線にその出力がそれぞれ接続されて
いる。データチャネルは、高速回線から低速回線にデジ
タル信号を伝送するために高速インタフェイス回路の出
力とおよび低速インタフェイス回路の入力との間に設け
られている。一方保守用チャネルは、高速回線からのア
ラーム信号を低速回線に伝送するために高速インタフェ
イス回路の出力と前記低速インタフェイス回路の入力と
の間に設けられている。

〔実施例〕

次に図面を参照して本発明を詳細に説明する。

第１図を参照すると、1.544Mbit/sのデジタル信号（１
次群信号）を分離するための本発明の一実施例を示すDE
MUXが示されている。この１次群信号は24チャネルの信
号を含み、高速デジタル回線１−１〜１−ｍを介して伝
送されてきており、回線インタフェイス回路２−１〜２
−ｍによって受信される。各回線インタフェイス回路２
は、8Kbit/sの保守用のアラーム信号を発生する異状検
出回路を含んでいる。このアラーム信号は、1.544Mbit/
sフレームの各々に対する回線異状を表している。従っ
て、１タイムスロットは24チャネルに対して設けられて
いる。アドレス発生回路３は、全ての回線インタフェイ
ス回路２に、ハイウェイ10a上のTDMフレームのどのタイ
ムスロットにデータ信号を挿入し、またどのタイムスロ
ットに保守用アラーム信号を挿入すべきかを示すための
高速アドレス信号を供給している。回線インタフェイス
回路２−１〜２−ｍの出力は、多重化回路４に与えられ
ている。なお、多重化回路４にもアドレス発生回路３か
らアドレスが供給されている。データ信号と保守用アラ
ーム信号はｍフレームのシーケンスに多重化され、時分
割スイッチ５に、例えば、64Kbit/sの単位で供給され
る。

時分割スイッチ５は、タイムスロット制御メモリ６から
のスイッチ制御信号に応答して、高速信号の各フレーム
のタイムスロットを入れ替える。時分割スイッチ５の出
力は、次に、ハイウェイ10bを介して分離回路７に供給
され。この分離回路７は、アドレス発生回路３からのア
ドレスに応答して、タイムスロットの入れ替えられたフ
レームシーケンスをｎ個の（ｎはｍより大）フレームに
分離し、低速インタフェイス回路８−１〜８−ｎに供給
する。低速インタフェイス回路の出力はそれぞれ低速回
路９−１〜９−６にそれぞれ接続されている。

第２図は回線インタフェイス回路２の一例を示す回路図
である。図において、インタフェイス回路２−１〜２−
ｍの各々は対応する高速回線1iに接続された同期検出回
路20を有している。タイミング発生回路21は、回線1iの
データ信号からタイミング信号を抽出し同期検出回路20
に与える。同期検出回路20は、このタイミング信号に応
答して同期信号とデータを識別する。識別されたデータ
信号はバッファメモリ22に供給される。フレーム同期が
正しく検出されたか否かを示す信号は、同期検出回路20
からアラーム信号発生回路23に供給される。もし同期は
ずれあるいは回線断が入力デジタル回線に生じたなら
ば、アラーム信号発生回路23は保守用アラーム信号を発
生し、これをバッファメモリ22に記憶する。アドレス発
生回路３からのアドレス信号はデコーダ25により、バッ
ファ22に記憶されている1.536Mbit/sのデータ信号のた
めのタイムスロットを表わす信号とバッファ22に記憶さ
れている8Kbit/sのアラーム信号のためのタイムスロッ
トを表わす信号とにデコードされる。これらのタイムス
ロットを表わす信号は、バッファメモリ22に供給され、
これによりデータおよびアラーム信号が１つのフレーム
に多重化されて多重化回路４に供給される。

第４図は、低速インタフェイス回路８の一例を示すブロ
ック図である。図において、低速インタフェイス回路８
の各々は、データバッファ30とアラーム信号ラッチ回路
31とを有している。デコーダ32は、アドレス発生回路３
からの低速アドレス信号をデータタイミング信号とアラ
ームタイミング信号にデコードする。これらのタイミン
グ信号は、それぞれデータバッファ30およびアラーム信
号ラッチ回路31に供給される。バッファ30およびラッチ
回路31は、これらタイミング信号にしたがってデータお
よびアラームを分離し、アラーム処理回路33に与える。
アラーム処理回路33は、分離されたフレームの中の保守
用タイムスロットを監視し、このタイムスロットの中に
アラーム信号がセットされていることを検出すると、処
理回路33は、ビジー信号などを対応する低速回路９に送
出する。アラーム処理回路33は、例えば、AT＆Ｔ（アメ
リカン・テレフォン・アンド・テレグラフ）製のトラン
クプロセッサで実現できる。

〔発明の効果〕

以上述べたように、本発明では、簡単な回路で高速回線
の回線異状を低速回線に直送でき、従来の低速インタフ
ェイス回路のように所定レベルの連続性を監視するよう
な複雑な回路を必要としないという効果が得られる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す多重分離装置を示すブ
ロック図、第２図および第３図は高速および低速インタ
フェイス回路の一例を示すブロック図および第４図は従
来の多重分離装置を示すブロック図である。 ２−１〜２−ｍ……高速インタフェイス回路、８−１〜
８−ｎ……低速インタフェイス回路、３……アドレス発
生回路、４……多重化回路、５……時分割スイッチ、６
……タイムスロット制御メモリ、７……分離回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】時分割多重分離装置において、 高速デジタル回線に各々接続され、各々が伝送路から時
   分割デジタル信号を受けて前記伝送路の回線異状を検出
   し、回線異状を示すアラーム信号を発生する複数の高速
   インタフェイス回路と、 低速デジタル回線にその出力がそれぞれ接続された複数
   の低速インタフェイス回路と、 前記高速回線から前記低速回線にデジタル信号を伝送す
   るために前記高速インタフェイス回路の出力と低速イン
   タフェイス回路の入力との間にデータチャネルを設ける
   とともに、前記高速回線からのアラーム信号を前記低速
   回線に伝送するために前記高速インタフェイス回路の出
   力と前記低速インタフェイス回路の入力との間に保守用
   チャネルを設ける手段とから構成されたことを特徴とす
   る時分割多重分離装置。