SE469618B - Multiplexor vid en digital vaeljare - Google Patents

Multiplexor vid en digital vaeljare

Info

Publication number
SE469618B
SE469618B SE9103715A SE9103715A SE469618B SE 469618 B SE469618 B SE 469618B SE 9103715 A SE9103715 A SE 9103715A SE 9103715 A SE9103715 A SE 9103715A SE 469618 B SE469618 B SE 469618B
Authority
SE
Sweden
Prior art keywords
selector
multiplexer
mapping
fifo
frame
Prior art date
Application number
SE9103715A
Other languages
English (en)
Other versions
SE9103715D0 (sv
SE9103715L (sv
Inventor
E O Abefelt
A K Bjenne
P C B Lund
Original Assignee
Ellemtel Utvecklings Ab
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ellemtel Utvecklings Ab filed Critical Ellemtel Utvecklings Ab
Priority to SE9103715A priority Critical patent/SE469618B/sv
Publication of SE9103715D0 publication Critical patent/SE9103715D0/sv
Priority to PCT/SE1992/000808 priority patent/WO1993012602A1/en
Priority to ES93900474T priority patent/ES2135456T3/es
Priority to EP93900474A priority patent/EP0617867B1/en
Priority to DK93900474T priority patent/DK0617867T3/da
Priority to CA002125277A priority patent/CA2125277C/en
Priority to AU31749/93A priority patent/AU661882B2/en
Priority to JP5510828A priority patent/JPH07501916A/ja
Priority to DE69229877T priority patent/DE69229877T2/de
Priority to US07/990,506 priority patent/US5327422A/en
Publication of SE9103715L publication Critical patent/SE9103715L/sv
Publication of SE469618B publication Critical patent/SE469618B/sv
Priority to NO942226A priority patent/NO942226D0/no
Priority to FI942853A priority patent/FI942853A/sv
Priority to GR990402703T priority patent/GR3031608T3/el

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04JMULTIPLEX COMMUNICATION
    • H04J3/00Time-division multiplex systems
    • H04J3/02Details
    • H04J3/06Synchronising arrangements
    • H04J3/062Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
    • H04J3/0626Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
    • H04J3/0629Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators in a network, e.g. in combination with switching or multiplexing, slip buffers
    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04QSELECTING
    • H04Q11/00Selecting arrangements for multiplex systems
    • H04Q11/04Selecting arrangements for multiplex systems for time-division multiplexing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Computer Hardware Design (AREA)
  • Signal Processing (AREA)
  • Time-Division Multiplex Systems (AREA)
  • Electronic Switches (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)
  • Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
  • Communication Control (AREA)

Description

42-» O\ \O O\ -...\.
OO 2 fördröjning krävs dock för att inte riskera att data läses innan det har skrivits, eftersom då tidsluckeintegriteten går för- lorad.
Det är därför betydelsefullt att tidsluckeintegriteten lätt kan övervakas, vilket är svårt om bufferterna som krävs för mappningsfunktionen realiseras med vanliga minnen.
TEKNIKENS STÅNDPUNKT.
WO 84/00836, US 4612636, US 4809166, Samt EP 0169551 ger uttryck åt teknikens allmänna ståndpunkt utan att ange något, som kan anses föregripa den föreliggande uppfinningen såsom den beskrivs nedan.
REDoGöRELsE FÖR UPPFINNINGEN.
Syftet med uppfinningen är att lösa nyssnämnda problem, vilket vid en multiplexor av inledningsvis definierat slag enligt uppfinningen uppnåtts genom att nämnda buffertorgan utgöres av fifozn, ett för var och en av länkarna från resp. till ändorganen.
Företrädesvis är dessa fifozn utförda att kunna avge in- dikeringar för "fifo full" resp "fifo tom", innebärande att mappningen ej sker på korrekt sätt, varvid en kontrollanordning är utförd och ansluten för att ändra i kontrollminnena vid upp- trädande av sådana indikeringar.
En ramlägesjusteringsanordning kan därvid med fördel vara anordnad att på grundval av nämnda indikeringar lokalt i multi- plexorn utföra ramlägesjustering, så att minsta möjliga för- dröjning av utläsningen från fifozna uppnås.
FIGURBESKRIVNING.
Uppfinningen skall nu beskrivas närmare nedan med hänvisning till på bifogade ritningar visade utföringsexempel.
På ritningarna visar fig. 1 ett principiellt blockschema över en digital tid- rumsväljare och dess anslutningar, fig. 2 ett schematiskt blockschema över en styrbar multi- 469 618 3 plexor enligt uppfinningen, med tillhörande processor, fig. 3 ett flödesschema åskådliggörande arbetssättet hos en i multiplexorn enligt fig. 2 ingående kontrollanordning för mapp- ningen, fig. 4a ett delvis mera detaljerat avsnitt av fig. 2, fig. 4b och 5 tillståndsgrafer åskådliggörande ramlägesjuste- ring i riktning ändorgan till väljarkärna, resp i riktning väljarkärna till ändorgan, hos multiplexorn enligt fig. 2.
FÖREDRAGNA UTFöRINGsFoRMER.
Med hänvisning till fig. 1 innefattar en digital tid-rumsvä- ljare en väljarkärna 2, och är anordnad att ingå i ett ej visat väljarnät, vars dataflöde är organiserat i ramar innehållande ett antal tidsluckor, innefattande bl.a. datatidsluckor.
Datatidsluckorna innehåller data, som skall kopplas genom väljaren från första till andra uppsättningar 4 resp. 6 av ändorgan, såsom abonnentanslutningar, trunkanslutningar, pro- cessorer etc. Ett, flera av, eller alla ändorganen 4 kan vara särskilt relaterade till ett motsvarande av ändorganen 6, sär- skilt vara fysiskt placerade på samma ställe, t.ex. samma krets- kort som detta. Ett ändorgan 4 och ett ändorgan 6 kan sålunda t.ex. bilda in- resp. utgång hos en apparat (t.ex. telefonappa- rat). Benämningen ändorgan används även fortsättningsvis.
En styrbar multiplexor är anordnad för styrbar multiplexe- ring, mappning, av ett antal transmissionslänkar 8 från varsitt av ett motsvarande antal av ändorganen hos den första uppsätt- ningen 4 till en till väljarkärnan 2 ledande transmissionslänk 10 medelst ett första multiplexorsteg 12. På liknande sätt är multiplexorn anordnad för mappning av en från väljarkärnan 2 ledande transmissionslänk 14 till ett antal transmissionslänkar 16 till varsitt av ett motsvarande antal av ändorganen hos den andra uppsättningen 6 medelst ett andra multiplexorsteg 18.
Mappningen utförs närmare bestämt på datatidsluckorna. Med hänvisning till fig. 2 skall därvid alla datatidsluckor, som inkommer från ändorganen hos den första uppsättningen 4 sändas vidare via första buffertorgan 20 och en väljare 21 mot välja- rkärnan 2 i en ordning, som anges av ett första kontrollminne 22 för mappningen, som styr väljaren 21. Alla datatidsluckor, som kommer från väljarkärnan 2 skall sändas vidare via andra buffer- 469 61 8 4 torgan 24 och en väljare 25 mot ändorganen hos den andra upp- sättningen 6 i en ordning, som anges av ett andra kontrollminne 26 för mappningen, som styr väljaren 25. _ Buffertorganen 20 och 24 utgöres enligt ett av uppfinningens kännetecken av fifozn, ett för var och en av länkarna 8 resp. _ länkarna 16. Det senare antyds i fig. 2 genom att en med 8n betecknad länk från ett ändorgan 4n tas emot av ett fifo 20n, och en med 16n betecknad länk leder till ett ändorgan 6n från ett fifo 24n. En närmare diskussion nedan av en aspekt av den styrbara multiplexorns arbetssätt bygger på att de båda ändorga- nen 4n och 6n på ovan angivet sätt är relaterade till varandra.
På i och för sig känt sätt är fifozna 20 och 24 utförda att kunna avge indikeringar för “fifo full" resp "fifo tom". Dessa indikeringar innebär i föreliggande fall att mappningen ej sker på korrekt sätt, och tas enligt ett annat av uppfinningens kännetecken emot av en kontrollanordning 28, visat genom pilar 30 för fifozt 20n och pilar 32 för fifozt 24n. Kontrollanord- ningen 28 är utförd och ansluten för att verkställa ändringar i kontrollminnena 22 och 26 vid uppträdande av sådana indikering- ar.
För styrning av multiplexorn är en processor 34 anordnad, som har tillgång till en databas 35, i vilken information rörande multiplexorns arbetssätt finns inskriven. Processorn 34 be- ordrar ändringar i kontrollminnena 22 och 26.
Kontrollanordningens 28 arbetssätt framgår av flödesschemat i fig. 3. I ett första steg 28.1 sker kontroll av tillståndet hos aktuellt fifo 20 eller 24. Erhålles ingen indikering för fifo fullt eller fifo tomt enligt ovan, startar processen om enligt pil 28.11. Erhålles däremot en sådan indikering sker i steg 28.2 en kontroll av att mappningsinformationen i kontrollminnet 22 resp. 26 är korrekt genom jämförelse med databasens 35 mapp- ningsinformation. Är detta ej fallet skrivs i steg 28.3 riktiga ' värden på mappningsinformationen in i kontrollminnena 22 resp. 26 av processorn 34 via kontrollanordningen 28. ' Förnyad kontroll enligt pil 28.31 och steget 28.2 sker därpå av kontrollminnenas mappningsinformation. Är denna nu korrekt sker även förnyad kontroll av tillståndet i det aktuella fifozt i steg 28.4. Erhålles nu ingen indikering "fifo fullt" eller "fifo tomt", börjar processen om från början enligt pil 28.41. 469 618 5 Kvarstår emellertid en sådan indikering är detta ett tecken på att databasens 35 mappningsinformation är felaktig, och en felsignal skickas till den del av systemet, som har ansvar för mappningsinformation för vidare åtgärd i steg 28.5. Efter denna åtgärd skrivs ny mappningsinformation in i databasen 35 i steg 28.6. Processen går därpå enligt pil 28.61 tillbaka till steget 28.3 med åtföljande förnyad kontroll av mappningsinformationen enligt stegen 28.2 och 28.4.
Vid ett för närvarande föredraget utförande av kontrollanord- ningen 28 utgöres denna av en processor med tillhörande program- vara, som realiserar en tillståndsmaskin enligt fig. 3. En sådan tillståndsmaskin är ett välkänt begrepp för fackmannen, som även inser hur funktionerna enligt fig. 3 kan realiseras genom en i maskinen ingående, lämplig logisk kombination av grindar och klockade vippor. Någon närmare beskrivning därav krävs därför ej här.
Företrädesvis används indikeringarna "fifo fullt" och "fifo tomt" även av likaledes av processorn styrda ramlägesjusterings- anordningar 36 och 38, antytt med pilar 40 resp. 42. Närmare bestämt är ramlägesjusteringsanordningarna 36 och 38 anordnade och utförda för att lokalt i multiplexorn utföra ramlägesjuste- ring så att minsta möjliga fördröjning av utläsningen från fifo:na 20 resp. 24 uppnås. Det kan därvid finnas en gemensam ramlägesjusteringsanordning 36 för alla fifo:na 20, och en gemensam ramlägesjusteringsanordning 38 för alla fifo:na 24, eller också kan varje fifo ha var sin. Det senare alternativet antyds i fig. 2 genom att ramlägesjusteringsanordningen för fifozt 20n erhållit beteckningen 36n, Och den för fifozt 24n beteckningen 38n.
För att en mottagare av en länk skall kunna styra ramläget finns det i ramen en tidslucka för ramlägesjustering, fortsätt- ningsvis och i fig. 2 även benämnd FAC = Frame Alignement Control. Varje fifo har förutom en tidsluckeräknare ett regis- ter, som håller en sådan tidslucka. Denna tidslucka används för att föra över raminfasningsinformation över en länk, t.ex. från väljarkärnan till multiplexorn, från multiplexor till multi- plexor eller från multiplexorn till ändorgan. Funktionen att kunna påverka ramläget behövs av flera orsaker. I multiplexorn är funktionen nödvändig för att erhålla en förskjutning mellan 469 6'š8 6 in- och utgående ram. Detta behövs för mappningsfunktionen.
Nedan följer en beskrivning av hur justering av ramläget görs på de olika förbindelserna till och från multiplexorn. Eftersom ramlägena på de olika länkarna beror av varandra, är ordnings- följden viktig.
Ramläge för utgående länk 16 mot ändorgan 6 ställs in så att mappning kan ske mellan väljarkärna och ändorganet. Förskjut- ningen mellan ram från väljarkärnan och ram mot ändorgan kan vara tilltagen tillräckligt, beräknas för den aktuella mapp- ningen, eller automatiskt justerad.
Nedanstående beskrivning gäller då automatisk justering tillämpas.
I fig. 4a åskådliggörs situationen vid ramlägesjustering mellan multiplexor och organ 4n,6n mera i detalj. I anslutning till fifozt 20n är ett FAC-register 51 av ovan nämnt slag in- ritat. På samma sätt visas i'samband med fifozt 24n ett FAC- register 52, liksom en tidsluckeräknare 53, som räknar tids- luckor på ram mot organ. Vid ändorganet 4n antyds en tidslucke- räknare 54, som räknar tidsluckor på ram mot multiplexor. Den parameter som styr ramläget mellan ändorgan och multiplexor är förskjutningen som är nödvändig för mappning mellan ändorgan 4,6 och väljarkärna 2.
Ramlägesjusteringen kommer nu att förklaras närmare nedan med hänvisning till fig. 4a, 4b och 5.
För ramlägesjustering mellan ändorganet 4n och multiplexor- steget 12 beräknar multiplexorn ett PAC-värde (registret 52) och n. Organet ändrar läge på ramen mot multiplexorn, dvs förhållandet i tid mellan ramstart för den ram, som på länken 16n bär data till organet, och ramstart för den ram, som på länken 8n bär data från org- sänder detta på länken 16n mot organet 4n'6 anet, ändras. När organet ändrat läge på ramen mot multiplexorn kvitteras detta genom att FAC-tidsluckan på denna ram antar samma värde som FAC-tidsluckan på ramen från multiplexorn till organet.
Figur 4b visar en tillstândsgraf för ramlägesjustering i riktning från ändorgan till väljarkärna. Ramlägesjusteringsan- ordningen 36n arbetar med följande signaler: Insignalerz a från väljare 21 på grund av innehållet i minnet 22 = läs ut '> 469 618 fifo 20n mot väljarkärnan b från länk 8n på grund av att datatidslucka anländer på länken = skriv in i fifo 20n från organ 4n c från länk 10 på grund av ramstart på denna länk = ramsynk på länk mot väljarkärnan d från fifo 20n = fifo tomt e från fifo 20n = fifo fullt f från vippa som lagrar om fifo 20n varit tomt någon gång under ramen. _ g = resultat av jämförelse mellan FAC från register 52 mot n,6n och kvitterad FAC i register 51 från organet.
Utsignal: h = FAC-värde som sänds från register 52 mot ändorgan.
I fig. 4b betecknar tillståndet 36.1 att ramen från ändorga- net 4n inkommer vid rätt tidpunkt i fifo 20n. Enligt tillstånds- ändringspilarna 36.11 och 36.12 medför samtidigt uppträdande av signalerna a och 'd, dvs fifo 20n ej tomt, resp. signalerna b och "e, dvs fifo ej fullt, ingen tillståndsändring.
Samtidigt uppträdande av signalerna a och d innebär en ändring till tillstånd 36.2 enligt pil 36.13. Detta tillstånd utmärkes av att ramen från ändorganet 4n inkommer för sent i fifo 20n. Åtgärden är att minska FAC. Detta sker genom att minska FAC-värdet, som sänds från register 52 mot organ 6n. Nu organ 4 inväntas g. Det senare indikeras genom pil 36.21, tillstånd 36.3 och pil 36.31, och ger till resultat att tillstånd 36.1 uppnås.
Samtidigt uppträdande av antingen signalerna b och e eller signalerna f och c innebär en ändring enligt pil 36.14 resp. pil 36.15 till tillstånd 36.4. Detta tillstånd utmärkes av att ramen från ändorganet 4n inkommer för tidigt i fifo 20n. Åtgärden är att öka FAC. Detta sker genom att öka FAC-värdet, som sänds på länken 16n mot organ 6n. Nu inväntas g. Det senare indikeras genom pil 36.41, tillstånd 36.5 och pil 36.51, och ger till resultat att tillstånd 36.1 uppnås.
Figur 5 visar en tillståndsgraf för ramlägesjusteríng i riktning från väljarkärna till länk. Ramlägesjusteringsanord- ningen 38n arbetar med följande insignaler: i från länk 16n på grund av att datatidslucka sänds mot ändorgan 6n = läs ut fifo 24n mot ändorgan 6n j från väljare 25 på grund av att datatidslucka inkommit på ¿É~69 618 s länk 14 = skriv in i fifo 24n från väljarkärna k från länk 16n på grund av att ramsynk sänts på länk mot ändorgan 6n = ramsynk på länk mot organ 6n l från fifo 24n = fifo tomt m från fifo 24n = fifo fullt n från vippa, som lagrar om fifozt varit tomt någon gång under ramen = fifo ej tomt under hel ram I fig. 5 betecknar tillståndet 38.1 att ramen mot ändorganet 6n går ut vid rätt tidpunkt från fifo 24n. Om detta tillstånd är aktivt under en hel ram är justeringen ideal. Enligt tillstånd- sändringspilarna 38.11 och 38.12 medför samtidigt uppträdande av signalerna i och 'l, dvs fifo 24n ej tomt, resp. signalerna j och 'm, dvs fifo ej fullt, ingen tillståndsändring.
Samtidigt uppträdande av signalerna i och l innebär en ändring till tillstånd 38.2 enligt pil 38.13. Detta tillstånd utmärkes av att ramen ut mot ändorganet 6n går ut för tidigt från fifo 24n. Åtgärden är att stoppa tidluckeräknaren 53 för länk 16n mot ändorgan 6n, vilket medför att ramen kommer att sändas en tidslucka senare mot organ 6n, samt enligt pil 38.21 återgå till tillstånd 38.1 vid signal j, dvs när skrivning in i fifozt 24n från väljarkärnan sker.
Samtidigt uppträdande av antingen signalerna j och m, eller av signalerna n och k innebär enligt pilar 38.14 resp. 38.15 en ändring till tillstånd 38.3. Detta tillstånd utmärkes av att fifozt 24n är onödigt fullt, och ramen ut mot ändorganet 6n går ut för sent från fifo 24n. Enligt pil 38.31, när ramsynkronise- ringssignal sänds mot ändorganet Gn, sker en övergång till till- ståndet 38.4 och då laddas tidluckeräknare 53 för länken 16n med 1 i stället för 0. Detta kortar av den aktuella ramen en tids- lucka genom att en tidslucka mindre kommer att sändas mot orga- net 6 innan nästa ramsynk inträffar. Pil 38.41 anger att åt- gärden i tillståndet 38.4 leder tillbaka till tillstånd 38.1 utan något speciellt villkor.
Vid ett för närvarande föredraget utförande av justerings- anordningarna 36 och 38 utgöres dessa av tillståndsmaskiner. En sådan tillståndsmaskin är ett välkänt begrepp för fackmannen, som även inser hur funktionerna enligt fig. 4 och 5 kan realise- ras genom en i maskinen ingående, lämplig logisk kombination av grindar och klockade vippor. Någon närmare beskrivning därav 433. Ö\ V.) O\ ._1- OO krävs därför ej här.
I övrigt kan tilläggas att väljarens styrinformation sänds samma väg som de data som kopplas genom väljaren. Närmare in- formation om detta liksom om en dylik väljares och multiplexorns funktion och utförande i övrigt kan hämtas från den samtidigt inlämnade svenska patentansökningen SE nr 9103719-2.

Claims (4)

469 6'i8 10 Patentkrav.
1. Multiplexor vid en digital väljare, som är anordnad att ingå i ett väljarnät vars dataflöde är organiserat i ramar innehållande ett antal tidsluckor, vilka senare innefattar datatidsluckor, som skall kopplas genom väljaren (2) från första till andra uppsättningar ändorgan (4 resp. 6), såsom abonnen- tanslutningar, trunkanslutningar, processorer etc, varvid multiplexorn (12,18) är styrd av en processor (34) för styr- bar multiplexering, mappning, dels av ett antal transmissíonslänkar (8) från varsitt av ett mot- svarande antal av ändorganen (4) hos den första uppsättningen till en till väljaren ledande transmissionslänk (10), och dels v: av en från väljaren ledande transmissionslänk (14) till ett antal transmissionslänkar (16) till varsitt av ett motsvarande antal av ändorganen (6) hos den andra uppsättningen, vilken mappning utförs på datatidsluckorna, varvid alla datatidsluckor, som inkommer från den första uppsätt- ningens ändorgan (4) skall sändas vidare via första buffertorgan (20) mot väljaren (2) i en ordning, som anges av,ett första kon- trollminne (22) för mappningen, och alla datatidsluckor, som kommer från väljaren (2) skall sändas vidare via andra buffertorgan (24) mot den andra uppsätt- ningens ändorgan (6) i en ordning, som anges av ett andra kon- trollminne (26) för mappningen, kännetecknad av att nämnda buffertorgan (20,24) utgöres av fifozn, ett för var och en av länkarna (8 resp. 16) från resp. till ändorganen (2 resp.6).
2. Multiplexor enligt krav 1, kännetecknad av att fifozna är av den typ, som är utförd att kunna avge indíkeringar för "fifo full" resp "fifo tom", innebärande att mappningen ej sker på korrekt sätt, varvid en kontrollanordning (28) är ansluten och 1 anordnad för mottagning av sådana indikeringar och vid deras uppträdande ändra i kontrollminnena (22, 26).
3. Multiplexor enligt krav 2, kännetecknad av att kontrollan- ordningen (28) innefattar funktioner för att kontrollera mapp- ningsinformation i kontrollminnena (22,26) mot mappningsinforma- 469 618 ll tion inskriven i ett till processorn (34) hörande minne (35), och kontrollanordningen (28) är utformad för att vid uppträdande oöverensstämmelse skriva in riktiga värden i kontrollminnena.
4. Multiplexor enligt krav 2 eller 3, kännetecknad av ram- lägesjusteringsanordningar (36,38) anslutna för mottagning av nämnda indikeringar och anordnade att vid deras uppträdande lokalt i multiplexorn utföra ramlägesjustering, så att minsta möjliga fördröjning av dataflödet genom multiplexorn uppnås.
SE9103715A 1991-12-16 1991-12-16 Multiplexor vid en digital vaeljare SE469618B (sv)

Priority Applications (13)

Application Number Priority Date Filing Date Title
SE9103715A SE469618B (sv) 1991-12-16 1991-12-16 Multiplexor vid en digital vaeljare
ES93900474T ES2135456T3 (es) 1991-12-16 1992-11-25 Multiplexador controlable para conmutador digital.
AU31749/93A AU661882B2 (en) 1991-12-16 1992-11-25 Controllable multiplexer for a digital switch
DE69229877T DE69229877T2 (de) 1991-12-16 1992-11-25 Steuerbarer multiplexer für eine digitale vermittlung
EP93900474A EP0617867B1 (en) 1991-12-16 1992-11-25 Controllable multiplexer for a digital switch
DK93900474T DK0617867T3 (da) 1991-12-16 1992-11-25 Styrbar multiplekser for en digital omstiller
CA002125277A CA2125277C (en) 1991-12-16 1992-11-25 Controllable multiplexer for a digital switch
PCT/SE1992/000808 WO1993012602A1 (en) 1991-12-16 1992-11-25 Controllable multiplexer for a digital switch
JP5510828A JPH07501916A (ja) 1991-12-16 1992-11-25 ディジタル交換機用可制御マルチプレクサ
US07/990,506 US5327422A (en) 1991-12-16 1992-12-15 Controllable multiplexer for a digital switch
NO942226A NO942226D0 (no) 1991-12-16 1994-06-14 Styrbar multiplekser for digitalsvitsj
FI942853A FI942853A (sv) 1991-12-16 1994-06-15 Styrbar multiplexer avsedd för en digital kopplare
GR990402703T GR3031608T3 (en) 1991-12-16 1999-10-22 Controllable multiplexer for a digital switch.

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SE9103715A SE469618B (sv) 1991-12-16 1991-12-16 Multiplexor vid en digital vaeljare

Publications (3)

Publication Number Publication Date
SE9103715D0 SE9103715D0 (sv) 1991-12-16
SE9103715L SE9103715L (sv) 1993-06-17
SE469618B true SE469618B (sv) 1993-08-02

Family

ID=20384616

Family Applications (1)

Application Number Title Priority Date Filing Date
SE9103715A SE469618B (sv) 1991-12-16 1991-12-16 Multiplexor vid en digital vaeljare

Country Status (13)

Country Link
US (1) US5327422A (sv)
EP (1) EP0617867B1 (sv)
JP (1) JPH07501916A (sv)
AU (1) AU661882B2 (sv)
CA (1) CA2125277C (sv)
DE (1) DE69229877T2 (sv)
DK (1) DK0617867T3 (sv)
ES (1) ES2135456T3 (sv)
FI (1) FI942853A (sv)
GR (1) GR3031608T3 (sv)
NO (1) NO942226D0 (sv)
SE (1) SE469618B (sv)
WO (1) WO1993012602A1 (sv)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5602994A (en) * 1992-09-25 1997-02-11 The United States Of America As Represented By The United States Department Of Energy Method and apparatus for high speed data acquisition and processing
JP2906361B2 (ja) * 1993-09-01 1999-06-21 富士通株式会社 多重化制御方式
DE4329733A1 (de) * 1993-09-03 1995-03-09 Sel Alcatel Ag Zeitmultiplex-Verfahren
SE503703C2 (sv) * 1993-10-12 1996-08-05 Ericsson Telefon Ab L M Multiplexerande/demultiplexerande enhet
US5596725A (en) * 1994-02-14 1997-01-21 Compaq Computer Corporation Fifo queue having replaceable entries
US5822540A (en) 1995-07-19 1998-10-13 Fujitsu Network Communications, Inc. Method and apparatus for discarding frames in a communications device
US5907717A (en) * 1996-02-23 1999-05-25 Lsi Logic Corporation Cross-connected memory system for allocating pool buffers in each frame buffer and providing addresses thereof
SE9603908L (sv) * 1996-10-25 1998-04-26 Ericsson Telefon Ab L M Omkonfigurering av multiplexor
US20040037558A1 (en) * 2002-08-20 2004-02-26 Nortel Networks Limited Modular high-capacity switch

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4499576A (en) * 1982-08-13 1985-02-12 At&T Bell Laboratories Multiplexed first-in, first-out queues
US4649234A (en) * 1984-07-26 1987-03-10 Siemens Aktiengesellschaft Circuit arrangement for telecommunications exchange systems, particularly telephone exchange systems, comprising information processing sequential logic systems and traffic measuring devices
US4612636A (en) * 1984-12-31 1986-09-16 Northern Telecom Limited Multiple channel depacketizer
US4809166A (en) * 1986-08-27 1989-02-28 Advanced Micro Devices, Inc. Data assembly apparatus and method
GB8623923D0 (en) * 1986-10-06 1986-11-12 Gen Electric Co Plc Digital data transmission system
JPS63171051A (ja) * 1987-01-09 1988-07-14 Hitachi Ltd 装置診断方法
US4910731A (en) * 1987-07-15 1990-03-20 Hitachi, Ltd. Switching system and method of construction thereof
US4855999A (en) * 1987-11-10 1989-08-08 Bell Communications Research, Inc. DTDM multiplexer with cross-point switch
US5058104A (en) * 1988-07-26 1991-10-15 Nec Corporation Tdm demultiplexer with dedicated maintenance channels to indicate high-speed line faults to low speed circuits
JPH0785592B2 (ja) * 1989-01-27 1995-09-13 富士通株式会社 交換機におけるデータ線切替方式
US5046000A (en) * 1989-01-27 1991-09-03 International Business Machines Corporation Single-FIFO high speed combining switch
US4939723A (en) * 1989-06-07 1990-07-03 Ford Aerospace Corporation Bit-channel multiplexer/demultiplexer
US5191578A (en) * 1990-06-14 1993-03-02 Bell Communications Research, Inc. Packet parallel interconnection network

Also Published As

Publication number Publication date
AU3174993A (en) 1993-07-19
SE9103715D0 (sv) 1991-12-16
DE69229877D1 (de) 1999-09-30
US5327422A (en) 1994-07-05
WO1993012602A1 (en) 1993-06-24
JPH07501916A (ja) 1995-02-23
GR3031608T3 (en) 2000-01-31
SE9103715L (sv) 1993-06-17
DK0617867T3 (da) 2000-03-13
NO942226L (no) 1994-06-14
CA2125277C (en) 2000-07-04
FI942853A0 (sv) 1994-06-15
ES2135456T3 (es) 1999-11-01
FI942853A (sv) 1994-06-15
AU661882B2 (en) 1995-08-10
EP0617867A1 (en) 1994-10-05
DE69229877T2 (de) 2000-01-13
CA2125277A1 (en) 1993-06-24
NO942226D0 (no) 1994-06-14
EP0617867B1 (en) 1999-08-25

Similar Documents

Publication Publication Date Title
US5349654A (en) Fault tolerant data exchange unit
DE60036777T2 (de) Gerät zur Signalsynchronisierung zwischen zwei Taktbereichen
US5283782A (en) System switching method and apparatus without loss of signal in cell switching system of asynchronous transfer mode
US5146477A (en) Jitter control in digital communication links
US6687255B1 (en) Data communication circuit having FIFO buffer with frame-in-FIFO generator
EP0237106A2 (en) A method and a system for synchronizing clocks in a bus type local network
KR830008620A (ko) 전화 교환국 스위칭 시스템용 프로그램 가능한 포오트 감지 및 신호 처리기
SE469618B (sv) Multiplexor vid en digital vaeljare
US6717960B1 (en) Method for reconstructing an aggregate ATM cell stream and related device
US4811277A (en) Communication interface
JPH06244827A (ja) 2つの信号のビットレートを適合調整するための回路装置
CA2041190A1 (en) Method and circuit arrangement for reducing the loss of message packets that are transmitted via a packet switching equipment
SE515421C2 (sv) Sätt för hantering av redundanta väljarplan i paketväljare och väljare för utförande av sättet
EP0049627A2 (en) Byte-to-bit synchronizing circuitry
SE504985C2 (sv) ATM-växelkärna
EP0534030A1 (en) A frame transfer device for a fixed format frame transmission network
US7623482B2 (en) System and method for effectuating the transfer of data blocks including a header block across a clock boundary
JP2002232380A (ja) コンカチネーション信号処理方法及び装置
JPH08242248A (ja) 通信セル伝送の際の、所定の伝送ビットレートの監視方法および回路装置
JPH08237254A (ja) Oamセル挿入装置
JPS60138635A (ja) デ−タバツフア
FI67768B (fi) Kopplingsanordning foer korrektion av start-stop-tecken
JP2998635B2 (ja) 警報転送方式
JP2960250B2 (ja) 通信制御装置における回線インタフェース回路
JPS6325735B2 (sv)

Legal Events

Date Code Title Description
NAL Patent in force

Ref document number: 9103715-0

Format of ref document f/p: F

NUG Patent has lapsed

Ref document number: 9103715-0

Format of ref document f/p: F