JPH06244827A - ２つの信号のビットレートを適合調整するための回路装置 - Google Patents
２つの信号のビットレートを適合調整するための回路装置Info
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- JPH06244827A JPH06244827A JP2404927A JP40492790A JPH06244827A JP H06244827 A JPH06244827 A JP H06244827A JP 2404927 A JP2404927 A JP 2404927A JP 40492790 A JP40492790 A JP 40492790A JP H06244827 A JPH06244827 A JP H06244827A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/07—Synchronising arrangements using pulse stuffing for systems with different or fluctuating information rates or bit rates
- H04J3/076—Bit and byte stuffing, e.g. SDH/PDH desynchronisers, bit-leaking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/06—Indexing scheme relating to groups G06F5/06 - G06F5/16
- G06F2205/061—Adapt frequency, i.e. clock frequency at one side is adapted to clock frequency, or average clock frequency, at the other side; Not pulse stuffing only
Abstract
(57)【要約】 （修正有）
【構成】 エラスティックメモリ６にフレームの形式に
構造化された第１の信号が書き込み計数器７により書き
込まれて、さらに読み出し計数器８により読み出され
る。補償計数器（１４）の計数動作が識別回路１２Ｅ，
１２Ｆ，１２Ｇ、順方向・逆方向計数器１９及び各種の
ゲート１１，１３，１７，１８によって制御される。位
相比較器１６により補償計数器１４の計数状態が読み出
し計数器８の計数状態と比較される。位相比較器１６の
出力信号は、読み出し計数器８のためのクロックパルス
を得るために用いられる。 【効果】 読み出される信号中のジッタが実質的に回避
される。
構造化された第１の信号が書き込み計数器７により書き
込まれて、さらに読み出し計数器８により読み出され
る。補償計数器（１４）の計数動作が識別回路１２Ｅ，
１２Ｆ，１２Ｇ、順方向・逆方向計数器１９及び各種の
ゲート１１，１３，１７，１８によって制御される。位
相比較器１６により補償計数器１４の計数状態が読み出
し計数器８の計数状態と比較される。位相比較器１６の
出力信号は、読み出し計数器８のためのクロックパルス
を得るために用いられる。 【効果】 読み出される信号中のジッタが実質的に回避
される。
Description
【０００１】
【産業上の利用分野】本発明は、エラスティックメモリ
を備え、該メモリの中へフレーム形式に構成された第１
信号の有効データを、書き込み計数器により書き込むよ
うにし、次に読み出し計数器により再び読み出すように
し、さらに計数状態を比較するための位相比較器を備え
ている形式の、２つの信号のビットレートを適合調整す
るための回路装置に関する。
を備え、該メモリの中へフレーム形式に構成された第１
信号の有効データを、書き込み計数器により書き込むよ
うにし、次に読み出し計数器により再び読み出すように
し、さらに計数状態を比較するための位相比較器を備え
ている形式の、２つの信号のビットレートを適合調整す
るための回路装置に関する。
【０００２】
【従来の技術】この種の回路装置はドイツ連邦共和国特
許出願第Ａ３９２０３９１号公報（出願日：２２．０
６．１９８９）に示されている。この回路装置は通信技
術において、フレームの形式に配列された有効データを
プレジオクロナスデータ信号として再生するために、必
要とされる。そのため有効データだけがエラスティック
メモリの中へ書き込まれる、何故ならば計数器が信号の
他の全部のデータの場合に停止され、さらに書き込み計
数器の計数状態がアドレス−このアドレスの下にデータ
がエラスティックメモリの中にファイルされる−を与え
るからである。それに応じて読み出し計数器の計数状態
がメモリ場所−このメモリ場所から有効データが再び読
み出される−のアドレスを与える。
許出願第Ａ３９２０３９１号公報（出願日：２２．０
６．１９８９）に示されている。この回路装置は通信技
術において、フレームの形式に配列された有効データを
プレジオクロナスデータ信号として再生するために、必
要とされる。そのため有効データだけがエラスティック
メモリの中へ書き込まれる、何故ならば計数器が信号の
他の全部のデータの場合に停止され、さらに書き込み計
数器の計数状態がアドレス−このアドレスの下にデータ
がエラスティックメモリの中にファイルされる−を与え
るからである。それに応じて読み出し計数器の計数状態
がメモリ場所−このメモリ場所から有効データが再び読
み出される−のアドレスを与える。
【０００３】有効情報の読み出しは次のように行なわれ
た、即ち再生されたプレジオクロン信号の目標ビットレ
ートからの偏差が規定の許容限界内にとどまるように、
行なわれた。この許容限界内での読み出し速度の補正
は、エラスティックメモリの例えばオーバーフローを阻
止するために、必要とされる。そのため両方の計数器の
計数状態の監視を行なう必要がある。この監視のために
位相比較器が用いられ、この位相比較器により計数状態
の差がまたはこの差に等価な量が形成される。位相比較
器の出力信号が調整偏差として通常の位相調整ループ−
これにより読み出し計数器のためのクロックパルスが形
成される−のために用いられる場合、大きい跳躍的な調
整偏位は、読み出しクロックパルスがしたがってプレジ
オクロン信号が著しいジッタを伴なう欠点を有する。
た、即ち再生されたプレジオクロン信号の目標ビットレ
ートからの偏差が規定の許容限界内にとどまるように、
行なわれた。この許容限界内での読み出し速度の補正
は、エラスティックメモリの例えばオーバーフローを阻
止するために、必要とされる。そのため両方の計数器の
計数状態の監視を行なう必要がある。この監視のために
位相比較器が用いられ、この位相比較器により計数状態
の差がまたはこの差に等価な量が形成される。位相比較
器の出力信号が調整偏差として通常の位相調整ループ−
これにより読み出し計数器のためのクロックパルスが形
成される−のために用いられる場合、大きい跳躍的な調
整偏位は、読み出しクロックパルスがしたがってプレジ
オクロン信号が著しいジッタを伴なう欠点を有する。
【０００４】この種の調整偏差は例えば、有効データが
同期転送モジュール１において伝送される時に生ずる
（詳細は以下を参照）。そのため書き込み計数器は複数
個のバイトの間にわたり動作を停止する必要がある；そ
のため計数器が実質的に一様でない動作経過を有する。
この非一様的な動作は調整偏差においても、信号に対す
る不利な結果を伴なうように現われる。
同期転送モジュール１において伝送される時に生ずる
（詳細は以下を参照）。そのため書き込み計数器は複数
個のバイトの間にわたり動作を停止する必要がある；そ
のため計数器が実質的に一様でない動作経過を有する。
この非一様的な動作は調整偏差においても、信号に対す
る不利な結果を伴なうように現われる。
【０００５】
【発明が解決しようとする課題】本発明の課題は、読み
出し計数器のためのクロックパルスにおけるジッターが
実質的に回避されるようにした、冒頭に述べた形式の回
路装置を提供することである。
出し計数器のためのクロックパルスにおけるジッターが
実質的に回避されるようにした、冒頭に述べた形式の回
路装置を提供することである。
【０００６】
【課題を解決するための手段】この課題は本発明により
次のようにして解決されている。即ち補償計数器が設け
られており、該補償計数器の計数状態が位相比較器によ
り読み出し計数器の計数状態と比較されるようにし、さ
らに補償計数器の動作経過を制御するための手段が設け
られていて、補償計数器が書き込み計数器よりも一様に
動作するように構成したのである。
次のようにして解決されている。即ち補償計数器が設け
られており、該補償計数器の計数状態が位相比較器によ
り読み出し計数器の計数状態と比較されるようにし、さ
らに補償計数器の動作経過を制御するための手段が設け
られていて、補償計数器が書き込み計数器よりも一様に
動作するように構成したのである。
【０００７】さらに障害を回避するための手段が設けら
れており、該手段により補償計数器が、所定の時点にお
いて、書き込み計数器と同期されるように構成したので
ある。
れており、該手段により補償計数器が、所定の時点にお
いて、書き込み計数器と同期されるように構成したので
ある。
【０００８】
【実施例】第１図に示されているＳＴＭＩフレームの構
成図において、このフレームの全部の２進情報は複数個
の行に区分されている。このフレームは、第１図におい
て左に記入されている数字の和の示すように、９つの行
から形成されている。各々の行は２７０のバイトを含
み、このことは第１図においていちばん上の数字により
示されている。フレーム全体は３つの領域に分割されて
いる（詳細については、例えばＣＣＩＴＴ勧告Ｇ．７０
７，Ｇ．７０８，Ｇ．７０９，ＢｌａｕｂｕｃｈＧｅｎ
ｆ１９８８参照）。
成図において、このフレームの全部の２進情報は複数個
の行に区分されている。このフレームは、第１図におい
て左に記入されている数字の和の示すように、９つの行
から形成されている。各々の行は２７０のバイトを含
み、このことは第１図においていちばん上の数字により
示されている。フレーム全体は３つの領域に分割されて
いる（詳細については、例えばＣＣＩＴＴ勧告Ｇ．７０
７，Ｇ．７０８，Ｇ．７０９，ＢｌａｕｂｕｃｈＧｅｎ
ｆ１９８８参照）。
【０００９】第１の領域は本来の有効情報から形成され
ており、この情報は第１図において同じく行形式で示さ
れている仮想のコンテナーＶＣ４の中に、パックされて
いる。この仮想のコンテナーＶＣ４の各々の行は２６１
バイトから形成されている；各々の行は、１バイトの長
さの制御情報Ｊ１，Ｂ３，Ｃ２．．．Ｚ５により案内さ
れる。コンテナーＶＣ４のその他のバイトは、１８の固
定のスタッフバイト，１つの特殊バイト，２４１の有効
バイトから構成されている。この特殊バイトは６つの有
効ビットと１つの固定のスタッフビットと１つの可変の
スタッフビットを含む。可変ビットのためのスタッフ情
報は、固定のスタッフバイトの５つのバイトの中に含ま
れている。
ており、この情報は第１図において同じく行形式で示さ
れている仮想のコンテナーＶＣ４の中に、パックされて
いる。この仮想のコンテナーＶＣ４の各々の行は２６１
バイトから形成されている；各々の行は、１バイトの長
さの制御情報Ｊ１，Ｂ３，Ｃ２．．．Ｚ５により案内さ
れる。コンテナーＶＣ４のその他のバイトは、１８の固
定のスタッフバイト，１つの特殊バイト，２４１の有効
バイトから構成されている。この特殊バイトは６つの有
効ビットと１つの固定のスタッフビットと１つの可変の
スタッフビットを含む。可変ビットのためのスタッフ情
報は、固定のスタッフバイトの５つのバイトの中に含ま
れている。
【００１０】フレームの第２の領域はオーバーヘッド領
域ＳＯＨである。このＳＯＨはフレームの所定の行の最
初の９つのバイトを占める。この領域は、例えばフレー
ム同期化，エラー監視および回路網管理のために用いら
れるバイトを含む。
域ＳＯＨである。このＳＯＨはフレームの所定の行の最
初の９つのバイトを占める。この領域は、例えばフレー
ム同期化，エラー監視および回路網管理のために用いら
れるバイトを含む。
【００１１】第３の領域は管理ユニットＡＵ４のポイン
ター領域ＰＴＲである。ここには例えば、フレーム内部
の仮想のコンテナーＶＣ４の位置を示すバイトが設けら
れている。この位置は固定されてなくかつフレームスト
ラクチャへ結び付けられてもいない。換言すればコンテ
ナーは、１つのフレームの中ではじまり、第２のフレー
ムの中で終ることができる。さらにポインターの行の中
に、６つのバイトのための場所が設けられている。これ
らの場所はクロックパルス適合調整のために用いられる
ものであり、規則の例外の場合に全部が無意充てんバイ
ト（正のバイトスタッフィング）により占められるか、
または全部が付加的な有効情報バイト（負のバイトスタ
ッフィング）により占められる。規則は次の場合であ
る、即ちスタッフビットにより占められている３つのバ
イトと情報バイトにより占められている３つのバイトが
存在する場合である。この可変のバイトスタッフィング
のためのスタッフ情報は、ポインター領域の中にも含ま
れている。
ター領域ＰＴＲである。ここには例えば、フレーム内部
の仮想のコンテナーＶＣ４の位置を示すバイトが設けら
れている。この位置は固定されてなくかつフレームスト
ラクチャへ結び付けられてもいない。換言すればコンテ
ナーは、１つのフレームの中ではじまり、第２のフレー
ムの中で終ることができる。さらにポインターの行の中
に、６つのバイトのための場所が設けられている。これ
らの場所はクロックパルス適合調整のために用いられる
ものであり、規則の例外の場合に全部が無意充てんバイ
ト（正のバイトスタッフィング）により占められるか、
または全部が付加的な有効情報バイト（負のバイトスタ
ッフィング）により占められる。規則は次の場合であ
る、即ちスタッフビットにより占められている３つのバ
イトと情報バイトにより占められている３つのバイトが
存在する場合である。この可変のバイトスタッフィング
のためのスタッフ情報は、ポインター領域の中にも含ま
れている。
【００１２】フレームの全持続時間は１２５μｓであ
る；これは伝送レート１５５５２Ｍｂｉｔ／ｓに相応す
る。
る；これは伝送レート１５５５２Ｍｂｉｔ／ｓに相応す
る。
【００１３】第２図に示されている回路の主要部は、バ
ッファメモリ６，書き込み計数器７，読み出し計数器
８，フレーム計数器１２および後述の調整回路８，１
６，１８，１９および１７である。書き込み計数器７の
計数状態と読み出し計数器８の計数状態は比較器１６に
より互いに比較される。この比較器の出力信号が前述の
調整回路の調整偏差を示す。この調整回路は、読み出し
計数器８のための読み出しクロックパルスＴ２を調整す
る。読み出し計数器によりバッファメモリ６からビット
が読み出される。クロックパルスＴ２の公称クロックパ
ルス周波数は１３９２６４ＭＨｚである。
ッファメモリ６，書き込み計数器７，読み出し計数器
８，フレーム計数器１２および後述の調整回路８，１
６，１８，１９および１７である。書き込み計数器７の
計数状態と読み出し計数器８の計数状態は比較器１６に
より互いに比較される。この比較器の出力信号が前述の
調整回路の調整偏差を示す。この調整回路は、読み出し
計数器８のための読み出しクロックパルスＴ２を調整す
る。読み出し計数器によりバッファメモリ６からビット
が読み出される。クロックパルスＴ２の公称クロックパ
ルス周波数は１３９２６４ＭＨｚである。
【００１４】このクロックパルスの変化は２つの条件に
結び付けられている。第１は、この回路装置の全作動中
に書き込みアドレスと読み出しアドレスとが所定の間隔
にできるだけ等しいという条件である。第２は、読み出
しクロックパルスＴ２の１３９２６４ＭＨｚからの偏差
が規定の限界内（±１５ｐｐｍ）にあるという条件であ
る。本発明によりこの両方の条件がどのようにして同時
に充足されるかを、次に説明する。
結び付けられている。第１は、この回路装置の全作動中
に書き込みアドレスと読み出しアドレスとが所定の間隔
にできるだけ等しいという条件である。第２は、読み出
しクロックパルスＴ２の１３９２６４ＭＨｚからの偏差
が規定の限界内（±１５ｐｐｍ）にあるという条件であ
る。本発明によりこの両方の条件がどのようにして同時
に充足されるかを、次に説明する。
【００１５】ＳＴＭＩフレームの形式で構造化された入
力信号が、クロックパルス再生装置１および受信インタ
ーフェース２へ導びかれる。受信インターフェース２は
ＣＭＩ形式で符号化された入力信号から２進形式で符号
化された入力信号を形成する。クロックパルス再生装置
はこの２進信号のために必要とされるビットクロックパ
ルスＴ１を形成する。第２図に示されている回路の、ク
ロックパルス制御される全部の回路段は、他の制御形式
が明示されない限りこのクロックパルスＴ１により制御
される。
力信号が、クロックパルス再生装置１および受信インタ
ーフェース２へ導びかれる。受信インターフェース２は
ＣＭＩ形式で符号化された入力信号から２進形式で符号
化された入力信号を形成する。クロックパルス再生装置
はこの２進信号のために必要とされるビットクロックパ
ルスＴ１を形成する。第２図に示されている回路の、ク
ロックパルス制御される全部の回路段は、他の制御形式
が明示されない限りこのクロックパルスＴ１により制御
される。
【００１６】比較器３は、信号中のフレーム識別語が線
２ａに現われていると、直ちに線３ａを介して１つのパ
ルスをフレーム計数器１２のセット入力側へ伝送する。
２ａに現われていると、直ちに線３ａを介して１つのパ
ルスをフレーム計数器１２のセット入力側へ伝送する。
【００１７】フレーム計数器１２は１つのフレームの全
部のビットを計数して、所定の計数状態を一巡した場合
に、その出力側１２ａ〜１２ｄへ１ビットの長さのパル
スを送出する。これらの比較回路１２Ａ〜１２Ｄにより
この種のパルスが発生される。比較回路の内部構成は、
当業者が機能データを入手すれば、直ちに理解できる。
このことはその他の全部の回路段に対しても−その動作
が特定されるだけで−当てはまる。
部のビットを計数して、所定の計数状態を一巡した場合
に、その出力側１２ａ〜１２ｄへ１ビットの長さのパル
スを送出する。これらの比較回路１２Ａ〜１２Ｄにより
この種のパルスが発生される。比較回路の内部構成は、
当業者が機能データを入手すれば、直ちに理解できる。
このことはその他の全部の回路段に対しても−その動作
が特定されるだけで−当てはまる。
【００１８】識別回路４はポインター領域の中に含まれ
ている、バイト用のスタッフ情報を評価する。このスタ
ッフ情報は、後続の固定のフレーム個所において送信側
で１バイトが正にまたは負にスタッフィングされている
ことを示す。規則に反してフレームが正にスタッフィン
グされていると、線４ａに１フレームの持続時間にわた
り論理値１が送出される。この論理値１はナンドゲート
９を次のように制御する、即ち比較回路１２Ａが、スタ
ッフィングされたバイトに所属するビットをフレーム計
数器がちょうど計数していることを、検出する時に、ナ
ンドゲートの出力側が論理値０へ移行するように制御す
る。
ている、バイト用のスタッフ情報を評価する。このスタ
ッフ情報は、後続の固定のフレーム個所において送信側
で１バイトが正にまたは負にスタッフィングされている
ことを示す。規則に反してフレームが正にスタッフィン
グされていると、線４ａに１フレームの持続時間にわた
り論理値１が送出される。この論理値１はナンドゲート
９を次のように制御する、即ち比較回路１２Ａが、スタ
ッフィングされたバイトに所属するビットをフレーム計
数器がちょうど計数していることを、検出する時に、ナ
ンドゲートの出力側が論理値０へ移行するように制御す
る。
【００１９】ナンドゲート９の出力信号により、書き込
み計数器７が停止される。その結果、スタッフィングさ
れたバイトはバッファメモリ６の中へは一緒に書き込ま
れない。規則に反して負にスタッフィングされている時
は、このために設けられているバイトは有効情報を含
む。そのため、このビットもバッファメモリ６の中へ書
き込まれるようにするために、書き込み計数器７がさら
に動作を続行する必要がある。この場合、識別回路４は
その出力側４ｂに論理値１を送出する。この論理値１は
アンドゲート１０と共働して、比較回路１２Ｂと書込計
数器の中に含まれている論理回路に、この書き込み計数
器が無条件に動作を続行するように、作動させる。書き
込み計数器７の中の論理回路は、３つの入力側を有する
アンドゲートと、２つの入力側を有するオアゲートから
構成される。このオアゲートの一方の入力側はアンドゲ
ート１０の出力側と接続されており、他方の入力側は書
き込み計数器７の中に含まれているアンドゲートの出力
側と接続されている。
み計数器７が停止される。その結果、スタッフィングさ
れたバイトはバッファメモリ６の中へは一緒に書き込ま
れない。規則に反して負にスタッフィングされている時
は、このために設けられているバイトは有効情報を含
む。そのため、このビットもバッファメモリ６の中へ書
き込まれるようにするために、書き込み計数器７がさら
に動作を続行する必要がある。この場合、識別回路４は
その出力側４ｂに論理値１を送出する。この論理値１は
アンドゲート１０と共働して、比較回路１２Ｂと書込計
数器の中に含まれている論理回路に、この書き込み計数
器が無条件に動作を続行するように、作動させる。書き
込み計数器７の中の論理回路は、３つの入力側を有する
アンドゲートと、２つの入力側を有するオアゲートから
構成される。このオアゲートの一方の入力側はアンドゲ
ート１０の出力側と接続されており、他方の入力側は書
き込み計数器７の中に含まれているアンドゲートの出力
側と接続されている。
【００２０】ＳＴＭＩフレームの中には個々のスタッフ
ビット場所も設けられており、これらの場所は有効情報
によりまたは充てんビットによりふさぐことができる。
そのため第２の識別回路５が設けられており、この回路
がこれらの個々のビットのためのスタッフ情報を評価す
る。スタッフィングされている場合は、この識別回路５
が１行の長さにわたり持続する論理値１をナンドゲート
１１の一方の入力側へ送出する。このナンドゲートの他
方の入力側は線１２ｃを介して、比較回路１２Ｃの出力
側と接続されている。比較回路１２Ｃは、フレーム計数
器がスタッフビットの場所へ達した時に、１つのパルス
を送出する。このパルスはナンドゲート１１の出力側を
論理値０へセットし、そのため−書き込み計数器７のア
ンドゲートと接続されていることにより−書き込み計数
器７を１クロックパルスの長さにわたり停止する。スタ
ッフィングされていない時は書き込み計数器７はスタッ
フビット場所において動作を続行する。
ビット場所も設けられており、これらの場所は有効情報
によりまたは充てんビットによりふさぐことができる。
そのため第２の識別回路５が設けられており、この回路
がこれらの個々のビットのためのスタッフ情報を評価す
る。スタッフィングされている場合は、この識別回路５
が１行の長さにわたり持続する論理値１をナンドゲート
１１の一方の入力側へ送出する。このナンドゲートの他
方の入力側は線１２ｃを介して、比較回路１２Ｃの出力
側と接続されている。比較回路１２Ｃは、フレーム計数
器がスタッフビットの場所へ達した時に、１つのパルス
を送出する。このパルスはナンドゲート１１の出力側を
論理値０へセットし、そのため−書き込み計数器７のア
ンドゲートと接続されていることにより−書き込み計数
器７を１クロックパルスの長さにわたり停止する。スタ
ッフィングされていない時は書き込み計数器７はスタッ
フビット場所において動作を続行する。
【００２１】オーバーヘッド領域へまたはポインター領
域へ所属し決して有効情報を含まない全部のビットまた
は全部のバイトも、バッファーメモリー６の中へは読み
込まれない。比較回路１２Ｄと線１２ｄ−この線は書き
込み計数器７の中に含まれているアンドゲートの入力側
へ導びかれている−を介して、書き込み計数器７は相応
の場所で停止される。通常は有効情報を含まない場所に
おいて、書き込み計数器は比較回路１２Ｄにより、動作
続行が優先しない時は、同じく停止される（上記を参
照）。
域へ所属し決して有効情報を含まない全部のビットまた
は全部のバイトも、バッファーメモリー６の中へは読み
込まれない。比較回路１２Ｄと線１２ｄ−この線は書き
込み計数器７の中に含まれているアンドゲートの入力側
へ導びかれている−を介して、書き込み計数器７は相応
の場所で停止される。通常は有効情報を含まない場所に
おいて、書き込み計数器は比較回路１２Ｄにより、動作
続行が優先しない時は、同じく停止される（上記を参
照）。
【００２２】補償計数器１４の動作経過は、比較回路１
２Ｅ，１２Ｆおよび１２Ｇにより、ゲート１３，１５，
１７および１８を有する順方向−逆方向計数器１９によ
り、ならびにゲート１１により次のように制御される。
即ち補償計数器は、書き込み計数器７が停止される場合
と同数の行あたりのクロックパルスの間停止されるが、
異なる点はこの停止時点がフレームの複数個の行にわた
りできるだけ一様に分布されるように、前記の制御が行
なわれる。そのため−可変のスタッフバイトを考慮する
ことなく−補償計数器と書き込み計数器とが−この実施
例のように−行のはじめにおいて線路７ａを介して同期
化される時は、補償計数器１４が行の終りに、書き込み
計数器７と同じ状態を有するようになる。
２Ｅ，１２Ｆおよび１２Ｇにより、ゲート１３，１５，
１７および１８を有する順方向−逆方向計数器１９によ
り、ならびにゲート１１により次のように制御される。
即ち補償計数器は、書き込み計数器７が停止される場合
と同数の行あたりのクロックパルスの間停止されるが、
異なる点はこの停止時点がフレームの複数個の行にわた
りできるだけ一様に分布されるように、前記の制御が行
なわれる。そのため−可変のスタッフバイトを考慮する
ことなく−補償計数器と書き込み計数器とが−この実施
例のように−行のはじめにおいて線路７ａを介して同期
化される時は、補償計数器１４が行の終りに、書き込み
計数器７と同じ状態を有するようになる。
【００２３】比較回路１２Ｄに対する対向装置は比較回
路１２Ｇである。後者の比較回路は補償計数器１４を、
回路１２Ｄが計数器７を停止するのと同じくらい多くの
回数で、即ち１行あたり２２５ビットのタイミング（１
行は２１６０ビットのタイミングから構成されている）
で停止する。このことは、行あたりの、規則においては
有効情報ビットではないビット数に相応する。バイト毎
に負または正にスタッフィングされている時は、この規
則の例外が生ずる。この例外については以下で説明す
る。
路１２Ｇである。後者の比較回路は補償計数器１４を、
回路１２Ｄが計数器７を停止するのと同じくらい多くの
回数で、即ち１行あたり２２５ビットのタイミング（１
行は２１６０ビットのタイミングから構成されている）
で停止する。このことは、行あたりの、規則においては
有効情報ビットではないビット数に相応する。バイト毎
に負または正にスタッフィングされている時は、この規
則の例外が生ずる。この例外については以下で説明す
る。
【００２４】比較回路１２Ｇにより設けられる停止時点
は１行にわたり実質的に一様に分布されている。しかし
可変のスタッフビットのために同時に停止時点なり得る
ような時点は回避する必要がある。
は１行にわたり実質的に一様に分布されている。しかし
可変のスタッフビットのために同時に停止時点なり得る
ような時点は回避する必要がある。
【００２５】付加的に補償計数器１４は、個々のスタッ
フビットのために書き込み計数器７も停止されるのと同
じ時点に停止される。このことはナンドゲート１１の出
力側から、補償計数器１４のアンドゲートの入力側への
線路との接続が示す（補償計数器１４は書き込み計数器
７が使用するのと同じ内部論理装置を使用する）。
フビットのために書き込み計数器７も停止されるのと同
じ時点に停止される。このことはナンドゲート１１の出
力側から、補償計数器１４のアンドゲートの入力側への
線路との接続が示す（補償計数器１４は書き込み計数器
７が使用するのと同じ内部論理装置を使用する）。
【００２６】書き込み計数器７の、可変のスタッフバイ
トに起因する不規則な計数経過を補償するために、順方
向−逆方向計数器１９が設けられる。後者の計数器は線
路４ａおよび４ｂを介してセットされる。３つのバイト
が正にスタッフィングされていると、順方向−逆方向計
数器１９が線路４ａにおける信号により２４（３×８）
計数単位だけ増加される。負のスタッフィングの場合は
線路４ｂにおける信号により、２４単位だけ減数され
る。そのため順方向−逆方向計数器１９においてクロッ
クパルスの数が記憶される。この数だけ、補償計数器１
４が付加的に停止されなければならないか（計数器１９
の正の計数状態の場合）、または規則に反してさらに動
作を続行しなければならない（計数器１９の負の計数状
態の場合）。順方向−逆方向計数器１９がゼロにある時
は、補償計数器１４の動作の付加的な変化が必要とされ
ない。
トに起因する不規則な計数経過を補償するために、順方
向−逆方向計数器１９が設けられる。後者の計数器は線
路４ａおよび４ｂを介してセットされる。３つのバイト
が正にスタッフィングされていると、順方向−逆方向計
数器１９が線路４ａにおける信号により２４（３×８）
計数単位だけ増加される。負のスタッフィングの場合は
線路４ｂにおける信号により、２４単位だけ減数され
る。そのため順方向−逆方向計数器１９においてクロッ
クパルスの数が記憶される。この数だけ、補償計数器１
４が付加的に停止されなければならないか（計数器１９
の正の計数状態の場合）、または規則に反してさらに動
作を続行しなければならない（計数器１９の負の計数状
態の場合）。順方向−逆方向計数器１９がゼロにある時
は、補償計数器１４の動作の付加的な変化が必要とされ
ない。
【００２７】線路１２ｈを介してフレーム計数器１２が
各々のフレームに対して１つのパルス（論理値１）を、
順方向−逆方向計数器１９の内部アンドゲートの一方の
入力側へ送出する。このゲートの出力側における論理値
１が計数器１９の計数を、そのクロックパルス入力側に
おけるクロックパルスにより、可能にする。この内部ア
ンドゲートの第２入力側はオアゲート１８の入力側と接
続されている。このオアゲートの２つの入力側は、それ
ぞれ線１９ｄおよび１９ｅの一方を介して、順方向−逆
方向計数器１７の内部論理回路１９と接続されている。
線１９ｄを介して論理値１が、順方向−逆方向計数器１
９の計数状態がゼロよりも大きい限り、伝送される。他
方、線路１９ｅを介して、前記の計数状態がゼロより小
さい限り、論理値１が伝送される。それ以外の全部の場
合は論理値ゼロが伝送される。
各々のフレームに対して１つのパルス（論理値１）を、
順方向−逆方向計数器１９の内部アンドゲートの一方の
入力側へ送出する。このゲートの出力側における論理値
１が計数器１９の計数を、そのクロックパルス入力側に
おけるクロックパルスにより、可能にする。この内部ア
ンドゲートの第２入力側はオアゲート１８の入力側と接
続されている。このオアゲートの２つの入力側は、それ
ぞれ線１９ｄおよび１９ｅの一方を介して、順方向−逆
方向計数器１７の内部論理回路１９と接続されている。
線１９ｄを介して論理値１が、順方向−逆方向計数器１
９の計数状態がゼロよりも大きい限り、伝送される。他
方、線路１９ｅを介して、前記の計数状態がゼロより小
さい限り、論理値１が伝送される。それ以外の全部の場
合は論理値ゼロが伝送される。
【００２８】さらに線１９ｄおよび１９ｅは順方向−逆
方向計数器１９の、計数方向を設定する入力側と接続さ
れている。計数状態が正の場合は逆方向に計数され、負
の場合は順方向に計数される。計数状態がゼロの場合は
計数がなされない。
方向計数器１９の、計数方向を設定する入力側と接続さ
れている。計数状態が正の場合は逆方向に計数され、負
の場合は順方向に計数される。計数状態がゼロの場合は
計数がなされない。
【００２９】順方向−逆方向計数器の固有の計数部−こ
れについては既に述べた−は、１２８個のフレームパル
ス毎に１回設定される。そのため順方向−逆方向計数器
１９はこの低下のために必要とされるレジスタも含む。
れについては既に述べた−は、１２８個のフレームパル
ス毎に１回設定される。そのため順方向−逆方向計数器
１９はこの低下のために必要とされるレジスタも含む。
【００３０】補償計数器１４を制御するために順方向−
逆方向計数器１９は、その計数部の計数状態に応じて１
２８フレーム毎に１フレームの持続時間にわたり論理値
１を、その出力線１９ｂまたは１９ｃの一方へ送出す
る。線１９ｂに論理値１が、計数状態が負の時に送出さ
れる。線１９ｃに論理値１が、計数状態が正の時に、送
出される。そのためこれらの線路へ接続されているゲー
ト１３および１７を介して補償計数器の動作経過が、書
き込み計数器７の場合のように相応に制御される。補償
増幅器１４のフレームのどの個所で動作が続行されるか
または停止されるかは、比較回路１２Ｅおよび１２Ｆに
より、定められる。
逆方向計数器１９は、その計数部の計数状態に応じて１
２８フレーム毎に１フレームの持続時間にわたり論理値
１を、その出力線１９ｂまたは１９ｃの一方へ送出す
る。線１９ｂに論理値１が、計数状態が負の時に送出さ
れる。線１９ｃに論理値１が、計数状態が正の時に、送
出される。そのためこれらの線路へ接続されているゲー
ト１３および１７を介して補償計数器の動作経過が、書
き込み計数器７の場合のように相応に制御される。補償
増幅器１４のフレームのどの個所で動作が続行されるか
または停止されるかは、比較回路１２Ｅおよび１２Ｆに
より、定められる。
【００３１】書き込み計数器７の不規則な動作経過の補
償−その原因は例えば３つのスタッフィングされたバイ
トである−は、約３０００フレームの後に行なわれる。
この補償が行なわれていない限り、補償計数器１４は書
き込み計数器７と同期しなくてよい。この条件を守るた
めに、線１９ａ，線１２ｉならびにアンドゲート１５が
設けられている。線１９ａに論理値１が、順方向−逆方
向計数器１９の計数状態がゼロである時に伝送され、そ
れ以外の場合は論理値ゼロが伝送される。次に線１２ｉ
を介して論理値１が、フレーム計数器が行の始めに対処
している時に、伝送される。線１９ａに論理値ゼロが存
在しかつフレーム計数器が行の始めに対処している時
に、同期化が作動されてさらに書き込み計数器７の計数
状態が線７ａを介して補償計数器１４から伝送される。
償−その原因は例えば３つのスタッフィングされたバイ
トである−は、約３０００フレームの後に行なわれる。
この補償が行なわれていない限り、補償計数器１４は書
き込み計数器７と同期しなくてよい。この条件を守るた
めに、線１９ａ，線１２ｉならびにアンドゲート１５が
設けられている。線１９ａに論理値１が、順方向−逆方
向計数器１９の計数状態がゼロである時に伝送され、そ
れ以外の場合は論理値ゼロが伝送される。次に線１２ｉ
を介して論理値１が、フレーム計数器が行の始めに対処
している時に、伝送される。線１９ａに論理値ゼロが存
在しかつフレーム計数器が行の始めに対処している時
に、同期化が作動されてさらに書き込み計数器７の計数
状態が線７ａを介して補償計数器１４から伝送される。
【図面の簡単な説明】
【図１】同期転送モジュール（Ｓｙｎｃｈｒｏｎｅｎ
Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｓ−１（ＳＴＭ−
１））のフレームストラクチャの構成図である。
Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｓ−１（ＳＴＭ−
１））のフレームストラクチャの構成図である。
【図２】本発明による回路構成を有するクロックパルス
適合調整用の回路装置のブロック図である。
適合調整用の回路装置のブロック図である。
ＶＣ４ 仮想のコンテナー Ｊ１，Ｂ３，Ｃ２ 制御情報 ＳＯＨ オーバーヘッド領域 ＡＵ４ 管理ユニット １ クロックパルス再生装置 ２ 受信インターフェース ３ 比較器 ４，５ 識別回路 ６ バッファーメモリ ７ 書き込み計数器 ８ 読み出し計数器 ９ ナンドゲート １０ アンドゲート １１ ナンドゲート １２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅ，１２Ｆ，１
２Ｇ 比較回路 １２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１
２ｇ 線 １３，１５，１７，１８ ゲート １４ 補償計数器 １６ 位相比較器 １９ 順方向−逆方向計数器 １９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ 線
２Ｇ 比較回路 １２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１
２ｇ 線 １３，１５，１７，１８ ゲート １４ 補償計数器 １６ 位相比較器 １９ 順方向−逆方向計数器 １９ａ，１９ｂ，１９ｃ，１９ｄ，１９ｅ 線
Claims (2)
- 【請求項１】 エラスティックメモリ（６）を備え、該
メモリの中へフレーム形式に構造化された第１信号の有
効データを、書き込み計数器（７）により書き込むよう
にし、次に読み出し計数器（８）により再び読み出すよ
うにし、さらに計数状態を比較するための位相比較器
（１６）を備えている形式の、２つの信号のビットレー
トを適合調整するための回路装置において、 補償計数器（１４）が設けられており、該補償計数器の
計数状態が位相比較器（１６）により読み出し計数器
（１４）の計数状態と比較されるようにし、さらに補償
計数器（１４）の動作経過を制御するための手段（１
２，１２Ｅ，１２Ｆ，１２Ｇ，１９，１３，１７）が設
けられていて、補償計数器（１４）が書き込み計数器よ
りも一様に動作するようにしたことを特徴とする、２つ
の信号のビットレートを適合調整するための回路装置。 - 【請求項２】 障害を回避するための手段（１２，１２
ｉ，１５，１９ａ）が設けられており、該手段により補
償計数器（１４）が、所定の時点において、書き込み計
数器（７）と同期化されるようにした請求項１記載の回
路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3942885A DE3942885A1 (de) | 1989-12-23 | 1989-12-23 | Schaltungsanordnung zur bitratenanpassung |
| DE3942885.0 | 1989-12-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244827A true JPH06244827A (ja) | 1994-09-02 |
Family
ID=6396390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2404927A Pending JPH06244827A (ja) | 1989-12-23 | 1990-12-21 | ２つの信号のビットレートを適合調整するための回路装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5260940A (ja) |
| EP (1) | EP0435383B1 (ja) |
| JP (1) | JPH06244827A (ja) |
| DE (2) | DE3942885A1 (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5119406A (en) * | 1990-05-30 | 1992-06-02 | At&T Bell Laboratories | Digital signal synchronization employing single elastic store |
| DE4027967A1 (de) * | 1990-09-04 | 1992-03-05 | Philips Patentverwaltung | Stopfentscheidungsschaltung fuer eine anordnung zur bitratenanpassung |
| DE4121863C2 (de) * | 1991-07-02 | 1995-12-14 | Siemens Ag | Verfahren und Anordnung zur Überwachung und Vermeidung eines Überlaufs und/oder einer Entleerung eines Pufferspeichers |
| DE69227820T2 (de) * | 1991-10-10 | 1999-05-12 | Nec Corp | Sonet DS-N-Desynchronisiereinrichtung |
| FI90709C (fi) * | 1992-02-14 | 1994-03-10 | Nokia Telecommunications Oy | Järjestely osoitinvärinän vaimentamiseksi desynkronisaattorissa |
| DE4205623B4 (de) * | 1992-02-25 | 2006-06-29 | Philips Intellectual Property & Standards Gmbh | Leitungsendgerät |
| US5461618A (en) * | 1992-06-30 | 1995-10-24 | Industrial Technology Research Institute | Adapter for transmission lines using HDLC frames |
| EP0601498A3 (de) * | 1992-12-10 | 1995-05-17 | Siemens Ag | Verfahren zur Übertragung von plesiochronen Signalen in einem synchronen Datennetz. |
| FI94812C (fi) * | 1993-05-18 | 1995-10-25 | Nokia Telecommunications Oy | Menetelmä ja laite tasauspäätöksen aikaansaamiseksi synkronisen digitaalisen tietoliikennejärjestelmän solmupisteessä |
| DE4332761A1 (de) * | 1993-09-25 | 1995-03-30 | Philips Patentverwaltung | Übertragungssystem mit einer Anpassungsschaltung |
| US5883900A (en) * | 1994-03-23 | 1999-03-16 | Gpt Limited | Telecommunications transmission |
| DE4409937C2 (de) * | 1994-03-23 | 2000-05-18 | Metrawatt Gmbh Gossen | Verfahren zur Erzeugung phasenkohärenter Sinushalbwellen |
| DE4437136A1 (de) * | 1994-10-18 | 1996-04-25 | Philips Patentverwaltung | Übertragungssystem mit einem Regelkreis |
| CH690152A5 (de) * | 1994-12-05 | 2000-05-15 | Siemens Ag Albis | Verfahren zur Datenübertragung über eine Uebertragungseinheit und eine Schaltungsanordnung zur Durchführung des Verfahrens. |
| EP0935362A3 (de) * | 1998-02-06 | 2005-02-02 | Alcatel | Synchronisiereinrichtung für ein synchrones digitales Nachrichtenübertragungssystem und Verfahren zum Erzeugen eines synchronen Ausgangssignales |
| JP3398593B2 (ja) * | 1998-03-18 | 2003-04-21 | 富士通株式会社 | ペイロード相対位置変更要求装置及びそれを含む伝送装置 |
| US6229863B1 (en) | 1998-11-02 | 2001-05-08 | Adc Telecommunications, Inc. | Reducing waiting time jitter |
| JP3703997B2 (ja) * | 1999-07-06 | 2005-10-05 | 沖電気工業株式会社 | 映像信号制御回路 |
| US6681272B1 (en) | 1999-10-20 | 2004-01-20 | Applied Micro Circuits Corporation | Elastic store circuit with static phase offset |
| US6629251B1 (en) | 1999-10-20 | 2003-09-30 | Applied Micro Circuits Corporation | Elastic store circuit with vernier clock delay |
| US8681917B2 (en) | 2010-03-31 | 2014-03-25 | Andrew Llc | Synchronous transfer of streaming data in a distributed antenna system |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2641488C2 (de) * | 1976-09-15 | 1978-11-16 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Schaltungsanordnung zum Phasenausgleich bei PCM-Vermittlungsstellen |
| JPS6214546A (ja) * | 1985-07-12 | 1987-01-23 | Nec Corp | 準同期バツフア制御方式 |
| CA1262173A (en) * | 1986-05-29 | 1989-10-03 | James Angus Mceachern | Synchronization of asynchronous data signals |
| US4791652A (en) * | 1987-06-04 | 1988-12-13 | Northern Telecom Limited | Synchronization of asynchronous data signals |
-
1989
- 1989-12-23 DE DE3942885A patent/DE3942885A1/de not_active Withdrawn
-
1990
- 1990-12-17 US US07/628,793 patent/US5260940A/en not_active Expired - Fee Related
- 1990-12-17 EP EP90203350A patent/EP0435383B1/de not_active Expired - Lifetime
- 1990-12-17 DE DE59010530T patent/DE59010530D1/de not_active Expired - Fee Related
- 1990-12-21 JP JP2404927A patent/JPH06244827A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| EP0435383B1 (de) | 1996-10-09 |
| DE3942885A1 (de) | 1991-06-27 |
| US5260940A (en) | 1993-11-09 |
| EP0435383A2 (de) | 1991-07-03 |
| EP0435383A3 (en) | 1992-09-02 |
| DE59010530D1 (de) | 1996-11-14 |
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