JPH06237236A - ２つの信号のビットレートを適合調整するための回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【構成】 メモリ６の中に、フレームの形式に構造化さ
れた第１の信号が書き込み計数器７により書き込まれ
て、さらに読み出し計数器８により読み出される。位相
比較器１６が計数状態の比較のために用いられる。読み
出される信号中のジッタを実質的に回避するために、読
み出し計数器８と位相比較器１６が、読み出し計数器８
のためのクロックパルスを調整する調整回路の一部にな
るようにし、この調整回路において、位相比較器１６の
出力信号が調整偏差である。調整回路の操作素子１７
は、可制御の発振回路から構成される。この操作素子の
出力信号により読み出し計数器８がクロック制御され
る。一定の周波数偏差の場合の定常的な位相偏差を回避
するために、ＰＩ特性を有する調整器１８が用いられ
る。 【効果】 読み出し計数器のためのクロックパルスにお
けるジッタが実質的に回避される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、エラスティックメモリ
を備え、該メモリの中へフレーム形式に構成された第１
信号の有効データを、書き込み計数器により書き込むよ
うにし、次に読み出し計数器により再び読み出すように
し、さらに計数状態を比較するための位相比較器を備え
ている形式の、２つの信号のビットレートを適合調整す
るための回路装置に関する。

【０００２】

【従来の技術】この種の回路装置はドイツ連邦共和国特
許出願第Ａ３９２０３９１号公報（出願日：２２．０
６．１９８９）に示されている。この回路装置は通信技
術において、フレームの形式に配列された有効データを
プレジオクロナスデータ信号として再生するために、必
要とされる。そのため有効データだけがエラスティック
メモリの中へ書き込まれる、何故ならば計数器が信号の
他の全部のデータの場合に停止され、さらに書き込み計
数器の計数状態がアドレス−このアドレスの下にデータ
がエラスティックメモリの中にファイルされる−を与え
るからである。それに応じて読み出し計数器の計数状態
がメモリ場所−このメモリ場所から有効データが再び読
み出される−のアドレスを与える。

【０００３】有効情報の読み出しは次のように行なわれ
た、即ち再生されたプレジオクロン信号の目標ビットレ
ートからの偏差が規定の許容限界内にとどまるように、
行なわれた。この許容限界内での読み出し速度の補正
は、エラスティックメモリの例えばオーバーフローを阻
止するために、必要とされる。そのため両方の計数器の
計数状態の監視を行なう必要がある。この監視のために
位相比較器が用いられ、この位相比較器により計数状態
の差がまたはこの差に等価な量が形成される。位相比較
器の出力信号が調整偏差として通常の位相調整ループ−
これにより読み出し計数器のためのクロックパルスが形
成される−のために用いられる場合、大きい跳躍的な調
整偏位は、読み出しクロックパルスがしたがってプレジ
オクロン信号が著しいジッタを伴なう欠点を有する。

【０００４】この種の調整偏差は例えば、有効データが
同期転送モジュール１において伝送される時に生ずる
（詳細は以下を参照）。そのため書き込み計数器は複数
個のバイトの間にわたり動作を停止する必要がある；そ
のため計数器が実質的に一様でない動作経過を有する。
この非一様的な動作は調整偏差においても、信号に対す
る不利な結果を伴なうように現われる。

【０００５】

【発明が解決しようとする課題】本発明の課題は、読み
出し計数器のためのクロックパルスにおけるジッターが
実質的に回避されるようにした、冒頭に述べた形式の回
路装置を提供することである。

【０００６】

【課題を解決するための手段】この課題は本発明により
次のようにして解決されている。即ち読み出し計数器と
位相比較器とが調整回路の構成部分であるようにし、該
調整回路により読み出し計数器のためのクロックパルス
が調整されるようにし、位相比較器の出力信号が調整偏
差として調整器へ導びかれるようにし、さらに操作素子
として可制御の発振回路が設けられており、該発振回路
の出力信号により前記の読み出し計数器がクロックパル
ス制御されるように構成したのである。

【０００７】

【発明の効果】読み出し計数器のためのクロックパルス
の調整は、著しく大きい周波数偏差を補捉できる利点を
有する。

【０００８】本発明によれば、可制御の発振回路として
位相調整ループが使用され、そのループの制御量は、調
整回路の操作量に比例する。この構成が調整回路を、障
害に応動しないようにさせる。

【０００９】本発明によれば、調整器は少なくとも１つ
の非直線素子を含み、この非直線素子により、大きい調
整偏差が比例関係を上回わる形式で増幅される。この種
の非直線素子が、大きい調整偏差の迅速な補償を可能に
する。

【００１０】調整器にＰＩ特性が付与されているため一
定の周波数偏差の場合の定常的な位相偏差が回避され
る。

【００１１】

【実施例】次に本発明の実施例を図面を用いて説明す
る。

【００１２】第１図に示されているＳＴＭ１フレームの
構成図において、このフレームの全部の２進情報は複数
個の行に区分されている。このフレームは、第１図にお
いて左に記入されている数字の和の示すように、９つの
行から形成されている。各々の行は２７０のバイトを含
み、このことは第１図においていちばん上の数字により
示されている。フレーム全体は３つの領域に分割されて
いる（詳細については、例えばＣＣＩＴＴ勧告Ｇ．７０
７，Ｇ．７０８，Ｇ．７０９，Ｂｌａｕｂｕｃｈ，Ｇｅ
ｎｆ，１９８８参照）。

【００１３】第１の領域は本来の有効情報から形成され
ており、この情報は第１図において同じく行形式で示さ
れている仮想のコンテナーＶＣ４の中に、パックされて
いる。この仮想のコンテナーＶＣ４の各々の行は２６１
バイトから形成されている；各々の行は、１バイトの長
さの制御情報Ｊ１，Ｂ３，Ｃ２．．．Ｚ５により案内さ
れる。コンテナーＶＣ４のその他のバイトは、１８の固
定のスタッフバイト，１つの特殊バイト，２４１の有効
バイトから構成されている。この特殊バイトは６つの有
効ビットと１つの固定のスタッフビットと１つの可変の
スタッフビットを含む。可変ビットのためのスタッフ情
報は、固定のスタッフバイトの５つのバイトの中に含ま
れている。

【００１４】フレームの第２の領域はオーバーヘッド領
域ＳＯＨである。このＳＯＨはフレームの所定の行の最
初の９つのバイトを占める。この領域は、例えばフレー
ム同期化，エラー監視および回路網管理のために用いら
れるバイトを含む。

【００１５】第３の領域は管理ユニットＡＵ４のポイン
ター領域ＰＴＲである。ここには例えば、フレーム内部
の仮想のコンテナーＶＣ４の位置を示すバイトが設けら
れている。この位置は固定されてなくかつフレームスト
ラクチャへ結び付けられてもいない。換言すればコンテ
ナーは、１つのフレームの中ではじまり、第２のフレー
ムの中で終ることができる。さらにポインターの行の中
に、６つのバイトのための場所が設けられている。これ
らの場所はクロックパルス適合調整のために用いられる
ものであり、規則の例外の場合に全部が無意充てんバイ
ト（正のバイトスタッフィング）により占められるか、
または全部が付加的な有効情報バイト（負のバイトスタ
ッフィング）により占められる。規則は次の場合であ
る、即ちスタッフビットにより占められている３つのバ
イトと情報バイトにより占められている３つのバイトが
存在する場合である。この可変のバイトスタッフィング
のためのスタッフ情報は、ポインター領域の中にも含ま
れている。

【００１６】フレームの全持続時間は１２５μｓであ
る；これは伝送レート１５５５２Ｍｂｉｔ／ｓに相応す
る。

【００１７】第２図に示されている回路の主要部は、バ
ッファメモリ６，書き込み計数器７，読み出し計数器
８，フレーム計数器１２および後述の調整回路８，１
６，１８，１９および１７である。書き込み計数器７の
計数状態と読み出し計数器８の計数状態は比較器１６に
より互いに比較される。この比較器の出力信号が前述の
調整回路の調整偏差を示す。この調整回路は、読み出し
計数器８のための読み出しクロックパルスＴ２を調整す
る。読み出し計数器によりバッファメモリ６からビット
が読み出される。クロックパルスＴ２の公称クロックパ
ルス周波数は１３９２６４ＭＨｚである。

【００１８】このクロックパルスの変化は２つの条件に
結び付けられている。第１は、この回路装置の全作動中
に書き込みアドレスと読み出しアドレスとが所定の間隔
にできるだけ等しいという条件である。第２は、読み出
しクロックパルスＴ２の１３９２６４ＭＨｚからの偏差
が規定の限界内（±１５ｐｐｍ）にあるという条件であ
る。本発明によりこの両方の条件がどのようにして同時
に充足されるかを、次に説明する。

【００１９】ＳＴＭＩフレームの形式で構造化された入
力信号が、クロックパルス再生装置１および受信インタ
ーフェース２へ導びかれる。受信インターフェース２は
ＣＭＩ形式で符号化された入力信号から２進形式で符号
化された入力信号を形成する。クロックパルス再生装置
はこの２進信号のために必要とされるビットクロックパ
ルスＴ１を形成する。第２図に示されている回路の、ク
ロックパルス制御される全部の回路段は、他の制御形式
が明示されない限りこのクロックパルスＴ１により制御
される。

【００２０】比較器３は、信号中のフレーム識別語が線
２ａに現われていると、直ちに線３ａを介して１つのパ
ルスをフレーム計数器１２のセット入力側へ伝送する。

【００２１】フレーム計数器１２は１つのフレームの全
部のビットを計数して、所定の計数状態を一巡した場合
に、その出力側１２ａ〜１２ｄへ１ビットの長さのパル
スを送出する。これらの比較回路１２Ａ〜１２Ｄにより
この種のパルスが発生される。比較回路の内部構成は、
当業者が機能データを入手すれば、直ちに理解できる。
このことはその他の全部の回路段に対しても−その動作
が特定されるだけで−当てはまる。

【００２２】識別回路４はポインター領域の中に含まれ
ている、バイト用のスタッフ情報を評価する。このスタ
ッフ情報は、後続の固定のフレーム個所において送信側
で１バイトが正にまたは負にスタッフィングされている
ことを示す。規則に反してフレームが正にスタッフィン
グされていると、線４ａに１フレームの持続時間にわた
り論理値１が送出される。この論理値１はナンドゲート
９を次のように制御する、即ち比較回路１２Ａが、スタ
ッフィングされたバイトに所属するビットをフレーム計
数器がちょうど計数していることを検出する時に、ナン
ドゲートの出力側が論理値０へ移行するように制御す
る。

【００２３】ナンドゲート９の出力信号により、書き込
み計数器７が停止される。その結果、スタッフィングさ
れたバイトはバッファメモリ６の中へは一緒に書き込ま
れない。規則に反して負にスタッフィングされている時
は、このために設けられているバイトは有効情報を含
む。そのため、このビットもバッファメモリ６の中へ書
き込まれるようにするために、書き込み計数器７がさら
に動作を続行する必要がある。この場合、識別回路４は
その出力側４ｂに論理値１を送出する。この論理値１は
アンドゲート１０と共働して、比較回路１２Ｂと書込計
数器の中に含まれている論理回路に、この書き込み計数
器が無条件に動作を続行するように、作動させる。書き
込み計数器７の中の論理回路は、３つの入力側を有する
アンドゲートと、２つの入力側を有するオアゲートから
構成される。このオアゲートの一方の入力側はアンドゲ
ート１０の出力側と接続されており、他方の入力側は書
き込み計数器７の中に含まれているアンドゲートの出力
側と接続されている。

【００２４】ＳＴＭＩフレームの中には個々のスタッフ
ビット場所も設けられており、これらの場所は有効情報
によりまたは充てんビットによりふさぐことができる。
そのため第２の識別回路５が設けられており、この回路
がこれらの個々のビットのためのスタッフ情報を評価す
る。スタッフィングされている場合は、この識別回路５
が１行の長さにわたり持続する論理値１をナンドゲート
１１の一方の入力側へ送出する。このナンドゲートの他
方の入力側は線１２ｃを介して、比較回路１２Ｃの出力
側と接続されている。比較回路１２Ｃは、フレーム計数
器がスタッフビットの場所へ達した時に、１つのパルス
を送出する。このパルスはナンドゲート１１の出力側を
論理値０へセットし、そのため−書き込み計数器７のア
ンドゲートと接続されていることにより−書き込み計数
器７を１クロックパルスの長さにわたり停止する。スタ
ッフィングされていない時は書き込み計数器７はスタッ
フビット場所において動作を続行する。

【００２５】オーバーヘッド領域へまたはポインター領
域へ所属し決して有効情報を含まない全部のビットまた
は全部のバイトも、バッファーメモリー６の中へは読み
込まれない。比較回路１２Ｄと線１２ｄ−この線は書き
込み計数器７の中に含まれているアンドゲートの入力側
へ導びかれている−を介して、書き込み計数器７は相応
の場所で停止される。通常は有効情報を含まない場所に
おいて、書き込み計数器は比較回路１２Ｄにより、動作
続行が優先しない時は、同じく停止される（上記を参
照）。

【００２６】読み出し計数器８により二重コードとして
形成されたアドレスは、まず最初に符号器１３によりグ
レーコードへ変換され、レジスタ１４の中へクロックパ
ルスＴ１により転送され、続いてデコーダ１５により二
重コードの形式で逆変換される。

【００２７】グレーコードの使用の目的は、このように
して読み出しアドレスをクロックパルスＴ１へ同期化す
る場合に最小のエラーしか発生させないことである。こ
の同期化はさらに、位相比較器１６による正しい減算の
ために必要とされる；この位相比較器は、計数器７と８
の計数状態の差を、書き込みアドレスと読み出しアドレ
スとの間の目標間隔だけずらして形成する。その出力信
号がゼロであると、書き込みアドレスと読み出しアドレ
スはそれらの目標間隔を有する。

【００２８】調整器１８は、これが、二重コードの形式
で符号化された、位相比較器１６の調整偏差を直接処理
できるように、設計されている。位相比較器は２つの分
岐を含む、即ち非直線素子１８Ａと累算器１８Ｂ，１８
Ｃとを有する第１の分岐および、非直線素子１８Ｅを有
する第２分岐を含む。第１分岐により調整器のＩ特性が
設定され、第２分岐により調整器のＰ特性が設定され
る。両方の分岐の信号は加算器１８Ｆにより加算され
る。

【００２９】両方の非直線素子１８Ａおよび１８Ｅは大
きい値の調整偏差を、比例関係を超えた形式で増幅す
る。その結果、大きい調整偏差が迅速に補償される。Ｉ
分岐のためのこの超比例性は、Ｐ分岐のための超比例性
よりも著しく大きく選定すると、有利であることが示さ
れた。

【００３０】この実施例において調整回路の操作素子１
７は、位相調整ループ１７Ａ，１７Ｂ，１７Ｃおよび１
７Ｄから構成されている。ユニット１７Ｂは位相調整ル
ープの位相比較器である。ユニット１７Ｃは例えば、位
相調整ループの電圧被制御形式の発振器をおよび必要に
応じてフィルタを含む。除算器１７Ａと１７Ｂが、位相
調整回路の調整量と案内量を、１：１６の比に低減す
る。

【００３１】位相調整回路のために案内量としてパルス
列だけが用いられるため、加算器１８Ｆの出力信号は累
算回路１９（ジクマ・デルタ変調器）により、パルス列
に変換される。加算器１９Ａにおいて加算器１８Ｆの出
力データとレジスタ１９Ｂの出力データとが加算され
て、−伝送まで−新たにレジスタの中へ書き込まれる。
伝送パルスの列は累算された数の量に比例する。

【図面の簡単な説明】

【図１】同期転送モジュール（Ｓｙｎｃｈｒｏｎｅｎ
Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｓ−１（ＳＴＭ−
１））のフレームストラクチャの構成図である。

【図２】本発明による回路構成を有するクロックパルス
適合調整用の回路装置のブロック図である。

【符号の説明】

ＶＣ４ 仮想のコンテナー Ｊ１，Ｂ３，Ｃ２ 制御情報 ＳＯＨ オーバーヘッド領域 ＡＵ４ 管理ユニット １ クロックパルス再生装置 ２ 受信インターフェース ３ 比較器 ４，５ 識別回路 ６ バッファーメモリ ７ 書き込み計数器 ８ 読み出し計数器 ９ ナンドゲート １０ アンドゲート １１ ナンドゲート １２Ａ，１２Ｂ，１２Ｃ，１２Ｄ 比較回路 １２ａ，１２ｂ，１２ｃ，１２ｄ 線 １３ 符号器 １４ レジスター １５ デコーダ １６ 位相比較器 １７Ａ，１７Ｂ，１７Ｃ，１７Ｄ 位相調整ループ １８ 調整器 １８Ａ，１８Ｅ 非直線素子 １８Ｂ，１８Ｃ 累算器 １８Ｆ 加算器 １９ 累算回路 １９Ａ，１９Ｂ 加算器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 エラスティックメモリ（６）を備え、該
   メモリの中へフレーム形式に構造化された第１信号の有
   効データを、書き込み計数器（７）により書き込むよう
   にし、次に読み出し計数器（８）により再び読み出すよ
   うにし、さらに計数状態を比較するための位相比較器
   （１６）を備えている形式の、２つの信号のビットレー
   トを適合調整するための回路装置において、読み出し計
   数器（８）と位相比較器（１６）とが調整回路の構成部
   分であるようにし、該調整回路により読み出し計数器
   （８）のためのクロックパルスが調整されるようにし、
   位相比較器（１６）の出力信号が調整偏差として調整器
   （１８）へ導びかれるようにし、さらに操作素子（１
   ７）として可制御の発振回路が設けられており、該発振
   回路の出力信号により前記の読み出し計数器（８）がク
   ロックパルス制御されるようにしたことを特徴とする２
   つの信号のビットレートを適合調整するための回路装
   置。
2. 【請求項２】 可制御の発振回路（１７）として位相調
   整ループ（１７Ａ〜１７Ｄ）が用いられるようにし、該
   位相調整ループの基準量が前記の調整回路の操作量に比
   例するようにした請求項１記載の回路装置。
3. 【請求項３】 調整器（１８）が少なくとも１つの非直
   線素子（１８Ａ，１８Ｅ）を含むようにし、該直線素子
   により大きい制御偏差が、比例関係を超える形式で増幅
   されるようにした請求項１又は２記載の回路装置。
4. 【請求項４】 調整器（１８）がＰＩ特性を有するよう
   にした請求項１又は２又は３記載の回路装置。