JPH08204695A - クロック生成装置 - Google Patents

クロック生成装置

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JPH08204695A
JPH08204695A JP7007303A JP730395A JPH08204695A JP H08204695 A JPH08204695 A JP H08204695A JP 7007303 A JP7007303 A JP 7007303A JP 730395 A JP730395 A JP 730395A JP H08204695 A JPH08204695 A JP H08204695A
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Hirofumi Shinkai
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Abstract

(57)【要約】 【目的】 SDH網に同期したAU−4信号から13
9.264Mb/sのディジタル信号をデマッピングす
る際、ジッタを予測した出力クロックを生成してその出
力クロックに前記ディジタル信号を同期させるクロック
生成装置の提供。 【構成】 オフセット検出回路4は、ディジタル信号を
書き込み出力クロックで読み出すバッファ回路3におけ
る書込アドレスと読出アドレスとのオフセット値を検出
する。DSP回路6は、H1及びH2バイトモニタ回路
1からのAU−4信号のAU−4ポインタのポインタ・
ジャスティフィケーション情報とデスタッフ回路2から
のAU−4信号のVC−4のジャスティフィケーション
・オポーチュニティ・ビット情報とから予測したオフセ
ット値と、検出オフセット値との差分を出力クロックの
補正値としてD/A変換回路6を介してVCO回路7に
与え、VCO回路7に補正した出力クロックを出力させ
る。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、CCITT Rec.
G.703に勧告されている139.264Mbit/
secのディジタル信号を、CCITT Rec.G.
708に勧告されているAU(管理ユニット)−4信号
に多重化して伝送する伝送装置に使用されるクロック生
成装置に関し、特に、AU−4信号から139.264
Mb/sのディジタル信号をデマッピングする際、ジッ
タを予測したクロックを生成してそのクロックに前記デ
ィジタル信号を同期させるクロック生成装置に関する。
【0002】
【従来の技術】特開昭63−300642号公報には、
検出したジッタ量に応じて高次群周波数を変化させてス
タッフ率を変化させることにより、低次群入力信号クロ
ックが変動してもジッタ量を抑圧でき、安定した送信を
可能としたスタッフ多重変換装置が開示されている。
【0003】特開平4−196937号公報には、同期
伝送網におけるクロックのジッタ抑圧回路が開示されて
いる。
【0004】本発明は、CCITT Rec.G.70
3に勧告されている139.264Mbit/secの
ディジタル信号を、CCITT Rec.G.708に
勧告されているAU−4信号に多重して伝送する伝送装
置で使用され、SDH(同期ディジタルハイアラーキ)
網に同期したAU−4信号から、ジッタが抑圧されるよ
うに139.264Mbit/secのディジタル信号
のクロックを生成するクロック生成装置に関する。
【0005】図2は、前記AU−4信号から前記ディジ
タル信号のクロックを出力クロックとして生成する従来
のクロック生成装置を示している。前記AU−4信号
は、CCITT Rec.G.708に開示されている
ように、VC(仮想コンテナ)−4とAU−4ポインタ
とを有する。AU−4信号のVC−4には、CCITT
Rec.G.703に勧告されている139.264M
bit/secのディジタル信号が収容されている。こ
のクロック生成装置は、このようなAU−4信号から前
記ディジタル信号をデマッピングするために、AU−4
信号がSDH網のクロックで書き込まれ、出力クロック
で読み出されるバッファ回路3を有する。オフセット検
出回路は、バッファ回路3の書き込みアドレス及び読み
出しアドレスを監視し、書き込みアドレスと読み出しア
ドレスとのオフセット値を検出し、検出したオフセット
値をCPU(中央処理ユニット)回路8を介してNCO
(Numerically Controlled Oscillator)回路9に送出す
る。NCO回路9は、オフセット値を12bitのディ
ジタル化された正弦波に変換する。
【0006】D/A(ディジタル/アナログ)変換回路
6はディジタル化された正弦波をアナログの正弦波に変
換する。変調機10´は、アナログの正弦波をオシレー
タ10の正弦波により変調する。バンドパスフィルタ回
路11は、その変調されたアナログの正弦波から必要な
周波数成分の正弦波を作る。波形整形回路12は、必要
な周波数成分の正弦波をディジタル波形に波形整形して
出力クロックとして出力する。
【0007】
【発明が解決しようとする課題】上述のように、従来の
クロック生成装置は、書き込みアドレスと読み出しアド
レスとのオフセット値のみを用いて出力クロックを生成
していたため、充分にジッタを抑圧制御しきれていなか
った。
【0008】それ故、本発明の課題は、充分にジッタを
抑圧することができるクロック生成装置を提供すること
にある。
【0009】
【課題を解決するための手段】本発明によれば、VC−
4とAU−4ポインタとを有するAU−4信号から、前
記VC−4に含まれる所定のビットレートのディジタル
信号をデマッピングする際に、前記ディジタル信号を同
期させるために使用されるクロックを生成するクロック
生成装置において、前記AU−4信号の前記AU−4ポ
インタのH1バイト及びH2バイトからポインタ・ジャ
スティフィケーション情報を抽出する手段と、前記AU
−4信号の前記VC−4に含まれているジャスティフィ
ケーション・オポーチュニティ・ビットからジャスティ
フィケーション・オポーチュニティ・ビット情報を抽出
すると共に、前記VC−4から前記ディジタル信号を抽
出ディジタル信号として抽出する手段と、前記抽出ディ
ジタル信号が書き込まれ、書き込まれたディジタル信号
が前記クロックで読み出されるバッファ回路と、該バッ
ファ回路における前記抽出ディジタル信号の書き込みア
ドレスと前記書き込まれたディジタル信号の読み出しア
ドレスとのオフセット値を検出オフセット値として検出
するオフセット検出回路と、前記ポインタ・ジャスティ
フィケーション情報と前記ジャスティフィケーション・
オポーチュニティ・ビット情報とから、前記書き込みア
ドレスと前記読み出しアドレスとのオフセット値を予測
オフセット値として予測し、その予測オフセット値と前
記検出オフセット値との差分を、前記クロックの補正値
のディジタル値として出力する手段と、前記クロックの
補正値のディジタル値を前記クロックの補正値のアナロ
グ値に変換するD/A変換回路と、前記クロックの補正
値のアナログ値によって補正されたクロックを生成し、
この補正されたクロックを前記バッファ回路に前記クロ
ックとして与える手段とを、有することを特徴とするク
ロック生成装置が得られる。
【0010】更に本発明によれば、前記AU−4信号が
CCITT Rec.G.708に勧告されているAU
−4信号であり、前記ディジタル信号がCCITT R
ec.G.703に勧告されている139.264Mb
it/secの信号であることを特徴とするクロック生
成装置が得られる。
【0011】また本発明によれば、CCITT Re
c.G.703に勧告されている139.264Mbi
t/secのディジタル信号を、CCITT Rec.
G.708に勧告されているAU−4信号に多重化して
伝送する伝送装置に使用されるクロック生成装置におい
て、前記AU−4信号に含まれるAU−4ポインタのH
1バイト及びH2バイトをモニタし、H1バイト及びH
2バイトからポインタ・ジャスティフィケーション情報
を抽出するH1及びH2バイトモニタ回路と、前記AU
−4信号に含まれるVC−4に含まれているジャスティ
フィケーション・オポーチュニティ・ビットからジャス
ティフィケーション・オポーチュニティ・ビット情報を
抽出すると共に、前記VC−4から前記ディジタル信号
を抽出ディジタル信号として抽出する手段と、前記抽出
ディジタル信号が書き込まれ、書き込まれたディジタル
信号が読み出しクロックで読み出されるバッファ回路
と、該バッファ回路における前記抽出ディジタル信号の
書き込みアドレスと前記書き込まれたディジタル信号の
読み出しアドレスとのオフセット値を検出オフセット値
として検出するオフセット検出回路と、前記ポインタ・
ジャスティフィケーション情報と前記ジャスティフィケ
ーション・オポーチュニティ・ビット情報とから、前記
書き込みアドレスと前記読み出しアドレスとのオフセッ
ト値を予測オフセット値として予測し、その予測オフセ
ット値と前記検出オフセット値との差分を、前記読み出
しクロックの補正値のディジタル値として出力する処理
回路と、前記読み出しクロックの補正値のディジタル値
を前記読み出しクロックの補正値のアナログ値に変換す
るD/A変換回路と、前記読み出しクロックの補正値の
アナログ値によって補正されたクロックを生成し、この
補正されたクロックを前記バッファ回路に前記読み出し
クロックとして与える電圧制御発振回路とを、有するこ
とを特徴とするクロック生成装置が得られる。
【0012】
【実施例】次に本発明の実施例について図面を参照して
説明する。
【0013】図1を参照すると、本発明の一実施例によ
るクロック生成装置は、図2のクロック生成装置と同様
に、CCITT Rec.G.708に記載のAU−4
信号から、CCITT Rec.G.703に勧告され
ている139.264Mbit/secのディジタル信
号のクロックを出力クロックとして生成するものであ
る。図1のクロック生成装置は、AU−4信号に含まれ
るAU−4ポインタのH1バイト及びH2バイトをモニ
タし、H1バイト及びH2バイトからポインタ・ジャス
ティフィケーション情報を出力するH1バイト及びH2
バイトモニタ回路1を有する。
【0014】デスタッフ回路2は、AU−4信号からA
U−4ポインタをデスタッフして得られたVC−4から
ジャスティフィケーション・オポーチュニティ・ビット
を検出して、VC−4から139.264Mbit/s
ecのディジタル信号をデスタッフする。この際、デス
タッフ回路2は、AU−4信号に含まれるVC−4に含
まれているジャスティフィケーション・オポーチュニテ
ィ・ビットからジャスティフィケーション・オポーチュ
ニティ・ビット情報を抽出すると共に、VC−4から前
記ディジタル信号を抽出ディジタル信号として抽出する
動作をする。
【0015】バッファ回路3は、デスタッフ回路2で抽
出されたディジタル信号が書き込まれ、書き込まれたデ
ィジタル信号が出力クロック(読み出しクロック)で読
み出される。オフセット検出回路4は、バッファ回路3
におけるディジタル信号の書き込みアドレスと、書き込
まれたディジタル信号の読み出しアドレスとのオフセッ
ト値を検出オフセット値として検出する。
【0016】DSP(ディジタル信号プロセッサ)回路
は、H1及びH2バイトモニタ回路1の出力するポイン
タ・ジャスティフィケーション情報とデスタッフ回路2
の出力するジャスティフィケーション・オポーチュニテ
ィ・ビット情報とから、バッファ回路3の書き込みアド
レスと読みだしアドレスのオフセット値を予測オフセッ
ト値として予測し、その予測オフセット値とオフセット
検出回路4の出力する検出オフセット値との差分を、出
力クロックの補正値のディジタル値として出力する。D
/A変換回路6は、出力クロックの補正値のディジタル
値を出力クロックの補正値のアナログ値に変換する。V
CO(電圧制御発振)回路7は、出力クロックの補正値
のアナログ値によってを制御され、出力クロックを生成
する。この際、VCO(電圧制御発振)回路7は、出力
クロックの補正値のアナログ値によって補正されたクロ
ックを生成し、この補正されたクロックをバッファ回路
3に出力クロックとして与える。そのため随時出力クロ
ックは補正され、139.264Mbit/secのデ
ィジタル信号はAU−4信号に同期し、ジッタを抑圧制
御することができる。
【0017】
【発明の効果】以上説明したように本発明は、AU−4
信号に含まれるAU−4ポインタのH1バイト及びH2
バイトからのポインタ・ジャスティフィケーション情報
と、AU−4信号に含まれるVC−4に含まれているジ
ャスティフィケーション・オポーチュニティ・ビットと
から予測したオフセット値と、オフセット検出回路によ
って検出されたオフセット値との差分を補正値として計
算し、この補正値により出力するクロックを補正してい
るため、ジッタを予測して抑圧制御することができると
いう効果を有する。
【図面の簡単な説明】
【図1】本発明の一実施例によるクロック生成装置のブ
ロック図である。
【図2】従来のクロック生成装置のブロック図である。
【符号の説明】
1 H1及びH2バイトモニタ回路 2 デスタッフ回路 3 バッファ回路 4 オフセット検出回路 5 DSP回路 6 D/A変換回路 7 VCO回路 8 CPU回路 9 NCO回路 10 オシレータ 10´ 変調機 11 バンドパスフィルタ回路 12 波形整形回路

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 VC−4とAU−4ポインタとを有する
    AU−4信号から、前記VC−4に含まれる所定のビッ
    トレートのディジタル信号をデマッピングする際に、前
    記ディジタル信号を同期させるために使用されるクロッ
    クを生成するクロック生成装置において、 前記AU−4信号の前記AU−4ポインタのH1バイト
    及びH2バイトからポインタ・ジャスティフィケーショ
    ン情報を抽出する手段と、 前記AU−4信号の前記VC−4に含まれているジャス
    ティフィケーション・オポーチュニティ・ビットからジ
    ャスティフィケーション・オポーチュニティ・ビット情
    報を抽出すると共に、前記VC−4から前記ディジタル
    信号を抽出ディジタル信号として抽出する手段と、 前記抽出ディジタル信号が書き込まれ、書き込まれたデ
    ィジタル信号が前記クロックで読み出されるバッファ回
    路と、 該バッファ回路における前記抽出ディジタル信号の書き
    込みアドレスと前記書き込まれたディジタル信号の読み
    出しアドレスとのオフセット値を検出オフセット値とし
    て検出するオフセット検出回路と、 前記ポインタ・ジャスティフィケーション情報と前記ジ
    ャスティフィケーション・オポーチュニティ・ビット情
    報とから、前記書き込みアドレスと前記読み出しアドレ
    スとのオフセット値を予測オフセット値として予測し、
    その予測オフセット値と前記検出オフセット値との差分
    を、前記クロックの補正値のディジタル値として出力す
    る手段と、 前記クロックの補正値のディジタル値を前記クロックの
    補正値のアナログ値に変換するD/A変換回路と、 前記クロックの補正値のアナログ値によって補正された
    クロックを生成し、この補正されたクロックを前記バッ
    ファ回路に前記クロックとして与える手段とを、有する
    ことを特徴とするクロック生成装置。
  2. 【請求項2】 前記AU−4信号がCCITT Re
    c.G.708に勧告されているAU−4信号であり、
    前記ディジタル信号がCCITT Rec.G.703
    に勧告されている139.264Mbit/secの信
    号であることを特徴とする請求項1に記載のクロック生
    成装置。
  3. 【請求項3】 CCITT Rec.G.703に勧告
    されている139.264Mbit/secのディジタ
    ル信号を、CCITT Rec.G.708に勧告され
    ているAU−4信号に多重化して伝送する伝送装置に使
    用されるクロック生成装置において、 前記AU−4信号に含まれるAU−4ポインタのH1バ
    イト及びH2バイトをモニタし、H1バイト及びH2バ
    イトからポインタ・ジャスティフィケーション情報を抽
    出するH1及びH2バイトモニタ回路と、 前記AU−4信号に含まれるVC−4に含まれているジ
    ャスティフィケーション・オポーチュニティ・ビットか
    らジャスティフィケーション・オポーチュニティ・ビッ
    ト情報を抽出すると共に、前記VC−4から前記ディジ
    タル信号を抽出ディジタル信号として抽出する手段と、 前記抽出ディジタル信号が書き込まれ、書き込まれたデ
    ィジタル信号が読み出しクロックで読み出されるバッフ
    ァ回路と、 該バッファ回路における前記抽出ディジタル信号の書き
    込みアドレスと前記書き込まれたディジタル信号の読み
    出しアドレスとのオフセット値を検出オフセット値とし
    て検出するオフセット検出回路と、 前記ポインタ・ジャスティフィケーション情報と前記ジ
    ャスティフィケーション・オポーチュニティ・ビット情
    報とから、前記書き込みアドレスと前記読み出しアドレ
    スとのオフセット値を予測オフセット値として予測し、
    その予測オフセット値と前記検出オフセット値との差分
    を、前記読み出しクロックの補正値のディジタル値とし
    て出力する処理回路と、 前記読み出しクロックの補正値のディジタル値を前記読
    み出しクロックの補正値のアナログ値に変換するD/A
    変換回路と、 前記読み出しクロックの補正値のアナログ値によって補
    正されたクロックを生成し、この補正されたクロックを
    前記バッファ回路に前記読み出しクロックとして与える
    電圧制御発振回路とを、有することを特徴とするクロッ
    ク生成装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19943790A1 (de) * 1999-09-13 2001-03-22 Ericsson Telefon Ab L M Verfahren und Vorrichtung zur Bestimmung eines Synchronisationsfehlers in einem Netzwerkknoten
KR100422138B1 (ko) * 2001-09-28 2004-03-11 엘지전자 주식회사 동기식 전송시스템의 패턴 발생기를 이용한 위상동기화장치 및 그 방법
KR100439215B1 (ko) * 2001-09-06 2004-07-05 엘지전자 주식회사 피디에이치와 에스디에이치간의 신호 변환 장치

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06237236A (ja) * 1989-12-23 1994-08-23 Philips Gloeilampenfab:Nv 2つの信号のビットレートを適合調整するための回路装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06237236A (ja) * 1989-12-23 1994-08-23 Philips Gloeilampenfab:Nv 2つの信号のビットレートを適合調整するための回路装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19943790A1 (de) * 1999-09-13 2001-03-22 Ericsson Telefon Ab L M Verfahren und Vorrichtung zur Bestimmung eines Synchronisationsfehlers in einem Netzwerkknoten
DE19943790C2 (de) * 1999-09-13 2001-11-15 Ericsson Telefon Ab L M Verfahren und Vorrichtung zur Bestimmung eines Synchronisationsfehlers in einem Netzwerkknoten
US6636987B1 (en) 1999-09-13 2003-10-21 Telefonaktiebolaget Lm Ericsson (Publ) Method and device for determining a synchronization fault in a network node
KR100439215B1 (ko) * 2001-09-06 2004-07-05 엘지전자 주식회사 피디에이치와 에스디에이치간의 신호 변환 장치
KR100422138B1 (ko) * 2001-09-28 2004-03-11 엘지전자 주식회사 동기식 전송시스템의 패턴 발생기를 이용한 위상동기화장치 및 그 방법

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