KR100439215B1

KR100439215B1 - 피디에이치와 에스디에이치간의 신호 변환 장치

Info

Publication number: KR100439215B1
Application number: KR10-2001-0054672A
Authority: KR
Inventors: 배형섭
Original assignee: 엘지전자 주식회사
Priority date: 2001-09-06
Filing date: 2001-09-06
Publication date: 2004-07-05
Also published as: KR20030021410A

Abstract

본 발명은 PDH와 SDH 간의 신호 변환 장치를 제공하기 위한 것으로, 시스템 클럭을 기준 소스에 동기된 클럭으로 생성하여 공급하는 클럭생성부와; 상기 클럭생성부에서 생성된 시스템 클럭을 입력받고, 송신된 신호를 변환하여 DS3 PDH 신호를 SDH VC3에 매핑하는 송신변환부와; 상기 클럭생성부에서 생성된 시스템을 클럭을 입력받고, 수신된 신호를 변환하여 SDH VC3 신호를 PDH DS3 신호로 디매핑하는 수신변환부를 포함하여 구성함으로써, 하나의 클럭으로 DS3의 PDH 신호를 STM SDH인 신호로 매핑과 디매핑을 수행할 수 있게 하여 여러 가지 클럭을 사용할 때의 복잡성을 해소시킬 수 있게 되는 것이다.

Description

피디에이치와 에스디에이치간의 신호 변환 장치{Apparatus for signal conversion between PDH and SDH}

본 발명은 PDH(Plesiochronous Digital Hierarchy, 유사동기식 디지털 계위)와 SDH(Synchronous Digital Hierarchy, 동기식 디지털 계위) 간의 신호 변환 장치에 관한 것으로, 특히 하나의 클럭으로 DS3(Digital Signal level 3)의 PDH 신호를 STM SDH인 신호로 매핑과 디매핑(mapping demapping)을 수행하기에 적당하도록 한 PDH와 SDH 간의 신호 변환 장치에 관한 것이다.

일반적으로 SDH는 광매체 상에서 동기식 데이터 전송을 하기 위한 표준 기술로서, SONET(Synchronous Optical Network, 동기식 광전송망)과 국제적으로 동등하다. 두 기술 모두 전통적인 PDH 장비에 비해, 더 빠르면서도 비용은 적게드는 네트워크 접속방법이다.

디지털 전화 전송에서, "동기식"이란, 하나의 통화에 속하는 비트들이 하나의 전송 프레임 내에 모두 이동한다는 것을 의미한다. "Plesiochronous"는 거의 동기식에 가깝거나, 또는 하나의 통화가 하나 이상의 전송 프레임으로부터 추출되어야만 하는 통화를 의미한다.

SDH는 다음에 계속되는 STM(Synchronous Transfer Mode, 동기식 전송 모드) 시리즈와 속도를 사용한다. 즉, 155 Mbps 속도의 STM-1, 622 Mbps 속도의 STM-4, 2.5 Gbps 속도의 STM-16, 그리고 10 Gbps 속도의 STM-64 등이 그것이다

도 1은 일반적인 PDH와 SDH 간의 신호 변환 장치의 블록구성도이다.

여기서 참조번호 1은 라인이고, 2는 PDH-SDH 신호변환기이며, 3은 장비이다.

그래서 종래에는 두 종류의 클럭으로 PDH와 SDH 간의 신호 변환을 수행하였다. 이러한 두 종류의 클럭은 시스템 클럭과 51M 클럭이다.

시스템 클럭은 만들어진 SDH 신호를 장비(3) 간에 교환하기 위한 클럭으로 사용된다.

51M 클럭은 PDH 신호와 SDH 신호의 변환시 사용되는 클럭이다.

도 2는 종래 PDH와 SDH 간의 신호 변환 장치의 상세블록도이다.

이에 도시된 바와 같이, 시스템 클럭(system clock)을 기준 소스(Ref_src)에 동기된 6M 클럭으로 만들고, 또한 51M 클럭을 입력받아 공급하는 클럭생성 및 공급부(10)와; 상기 클럭생성 및 공급부(10)로부터 6M 시스템 클럭과 51M 클럭을 입력받고, 송신된 신호를 변환하는 송신변환부(20)와; 상기 클럭생성 및 공급부(10)로부터 6M 시스템 클럭과 51M 클럭을 입력받고, 수신된 신호를 변환하는 수신변환부(30)로 구성된다.

상기에서 송신변환부(20)는, DS3 라인 클럭을 입력받아 0~127까지 카운트 인에이블(Count Enable)을 만드는 송신쓰기 제어부(Twen_gen)(21)와; 상기 클럭생성 및 공급부(10)로부터 51M 클럭을 입력받고, 송신페이로드 생성부(23)의 송신페이로드 인에이블(Tplden) 신호를 입력받아 송신페이로드 인에이블 신호가 하이(High)인 구간에서 51M 클럭으로 0~127까지 카운트하는 송신읽기 제어부(Twen_gen)(22)와; 상기 클럭생성 및 공급부(10)로부터 51M 와 6M 클럭을 입력받고, 51M 클럭으로 STM 내의 DS3 페이로드(Tpld)를 생성하는 송신페이로드 생성부(Tpld_gen)(23)와; 상기 송신쓰기 제어부(21)와 상기 송신읽기 제어부(22)의 쓰기/읽기 제어신호와 상기 송신페이로드 생성부(23)의 송신페이로드 인에이블 신호(tplden)의 제어를 받고, 데이터를 임시저장하는 송신버퍼(24)와; 입력되는 8비트 신호를 시스템 클럭에 맞게 변환시켜 출력하는 데이터 변환부(data_conv)(25)로 구성된다.

상기에서 수신변환부(30)는, 시스템 클럭에 맞게 입력되는 신호를 8비트 신호로 변환시키고, 입력되는 신호에서 기준 소스(ref_src)를 찾아 출력하는 수신데이터 변환부(rdata_conv)(31)와; 상기 클럭생성 및 공급부(10)에서 51M 클럭과 6M 클럭을 입력받고, 상기 수신데이터 변환부(31)에서 기준 소스를 입력받아 STM 내의 비트 단위의 DS3 페이로드를 생성하는 수신페이로드 생성부(Rpld_gen)(32)와; 상기 클럭생성 및 공급부(10)에서 51M 클럭을 입력받고, 상기 수신페이로드 생성부(32)의 DS3 페이로드(rplden)가 하이인 구간에서 0~127까지의 쓰기 인에이블(Write Enable)을 생성하는 수신쓰기 제어부(Rwen_gen)(33)와; 51M 클럭으로 생성된 갭(Gapped) DS3 클럭으로 0~127까지의 읽기 인에이블(Read Enable) 신호를 생성하는 수신읽기 제어부(Rren_gen)(34)와; 상기 수신쓰기 제어부(33)의 쓰기 인에이블 신호 128개와 상기 수신읽기 제어부(34)의 읽기 인에이블 신호 128개를 입력받아 출력되는 갭 DS3 클럭(Gapped DS3 Clock)의 주파수를 조절하는 주파수 조절부(Gapen_gen)(35)와; 상기 수신쓰기 제어부(33)의 쓰기 인에이블 신호 128개와 상기 수신읽기 제어부(34)의 읽기 인에이블 신호 128개를 입력받아 임시 저장된 데이터의 쓰기/읽기가 수행되도록 하는 수신버퍼(36)로 구성된다.

이와 같이 구성된 종래 장치의 동작을 상세히 설명하면 다음과 같다.

먼저 종래의 동작은 두 종류의 클럭으로 설명되어질 수 있다.

- 시스템 클럭(System Clock)은 SDH 신호를 서로 간에 교환하기 위한 클럭으로써, 시스템의 모든 데이터의 인터페이스를 위한 클럭으로 사용된다.

- 51M 클럭은 PDH 신호와 SDH 신호의 변환(비트 리킹, Bit Leaking)에 사용되는 클럭으로, 종래에는 51M 클럭을 사용하여 PDH 신호와 SDH 신호를 직렬 변환(Bit Leaking)한다.

그래서 클럭생성 및 공급부(10)에서는 시스템 클럭(system clock)을 기준 소스(Ref_src)에 동기된 6M 클럭으로 만들고, 또한 51M(51.840MHz) 클럭을 입력받아 공급하는 역할을 수행한다.

송신변환부(20)에서 송신쓰기 제어부(21)는 DS3 라인 클럭을 입력받아 0~127까지 카운트 인에이블(Count Enable) 신호를 만들어 쓰기 제어신호를 출력한다.

송신읽기 제어부(22)는 클럭생성 및 공급부(10)로부터 51M 클럭을 입력받고, 송신페이로드 생성부(23)의 송신페이로드 인에이블(Tplden) 신호를 입력받아 송신페이로드 인에이블 신호가 하이(High)인 구간에서 51M 클럭으로 0~127까지 카운트하여 읽기 제어신호를 출력한다.

송신페이로드 생성부(23)는 클럭생성 및 공급부(10)로부터 51M 와 6M 클럭을 입력받고, 51M 클럭으로 STM 내의 DS3 페이로드(Tpld)를 생성한다. (STM 내의 DS3 payload는 ITU의 규격 G.707을 참조.)

송신버퍼(24)는 램 역할을 수행하는 것으로, 송신쓰기 제어부(21)와 송신읽기 제어부(22)의 쓰기/읽기 제어신호와 송신페이로드 생성부(23)의 송신페이로드 인에이블 신호(tplden)의 제어를 받고, 데이터를 임시 저장한다. 그래서 송신읽기 인에이블 신호(tx read enable)와 송신쓰기 인에이블 신호(tx write enable)가 똑같이 0~127까지의 값을 갖게 되므로 저장하였다가 읽어 가면 된다.

데이터 변환부(25)는 입력되는 8비트 신호를 시스템 클럭에 맞게 변환시켜 출력하는 데이터 변환부(data_conv)(25)로 구성된다.

또한 수신변환부(30)에서 수신데이터 변환부(31)는 시스템 클럭에 맞게 입력되는 신호를 8비트 신호로 변환시키고, 입력되는 신호에서 기준 소스(ref_src)를 찾아 출력한다.

수신페이로드 생성부(32)는 클럭생성 및 공급부(10)에서 51M 클럭과 6M 클럭을 입력받고, 수신데이터 변환부(31)에서 기준 소스를 입력받아 STM 내의 비트 단위의 DS3 페이로드를 생성하는 역할을 수행한다.

수신쓰기 제어부(33)는 클럭생성 및 공급부(10)에서 51M 클럭을 입력받고, 수신페이로드 생성부(32)의 DS3 페이로드(rplden)가 하이인 구간에서 0~127까지의 쓰기 인에이블(Write Enable)을 생성한다.

수신읽기 제어부(34)는 51M 클럭으로 생성된 갭(Gapped) DS3 클럭으로 0~127까지의 읽기 인에이블(Read Enable) 신호를 생성한다.

주파수 조절부(35)는 수신쓰기 제어부(33)의 쓰기 인에이블 신호 128개와 수신읽기 제어부(34)의 읽기 인에이블 신호 128개를 입력받아 출력되는 갭 DS3 클럭(Gapped DS3 Clock)의 주파수를 조절한다.

수신버퍼(36)는 수신쓰기 제어부(33)의 쓰기 인에이블 신호 128개와 수신읽기 제어부(34)의 읽기 인에이블 신호 128개를 입력받아 램 형식으로 임시 저장된 데이터의 쓰기/읽기가 수행되도록 한다.

그러나 이러한 종래의 기술은 두 종류의 클럭을 사용하기 때문에 서로 간의 입력 차이에 의해서 야기되는 문제가 많이 발생되는 단점이 있었다. 즉, 신호 처리 과정상에 여러 가지의 클럭으로 신호를 처리하여 클럭 간의 위상 문제가 존재하게 되고, 이에 따라 신호의 처리 과정에서 여러 가지의 문제가 발생하였다.

또한 51M의 빠른 클럭을 사용하기 때문에 데이터 변환시 데이터와 클럭의 마진(Margin) 또한 관리하기가 어려운 문제점도 있었다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은 하나의 클럭으로 DS3의 PDH 신호를 STM SDH인 신호로 매핑과 디매핑을 수행할 수 있게 하여 여러 가지 클럭을 사용할 때의 복잡성을 해소시킬 수 있는 PDH와 SDH 간의 신호 변환 장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여 본 발명의 일실시예에 의한 PDH와 SDH 간의 신호 변환 장치는,

시스템 클럭을 기준 소스에 동기된 클럭으로 생성하여 공급하는 클럭생성부와; 상기 클럭생성부에서 생성된 시스템 클럭을 입력받고, 송신된 신호를 변환하여 DS3 PDH 신호를 SDH VC3에 매핑하는 송신변환부와; 상기 클럭생성부에서 생성된 시스템을 클럭을 입력받고, 수신된 신호를 변환하여 SDH VC3 신호를 PDH DS3 신호로 디매핑하는 수신변환부를 포함하여 이루어짐을 그 기술적 구성상의 특징으로 한다.

도 3은 본 발명에 의한 PDH와 SDH 간의 신호 변환 장치의 블록구성도이다.

도 4는 도 3에서 송신변환부의 상세블록도이다.

도 5는 도 3에서 수신변환부의 상세블록도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

100 : 클럭생성부 200 : 송신변환부

210 : 송신쓰기 제어부 220 : 송신읽기 제어부

230 : 송신페이로드 제어부 240 : 송신버퍼

250 : 데이터 변환부 300 : 수신변환부

310 : 수신데이터 변환부 320 : 수신페이로드 제어부

330 : 수신쓰기 제어부 340 : 수신읽기 제어부

350 : 클럭분주부 360 : 수신버퍼

이하, 상기와 같이 구성된 본 발명, PDH와 SDH 간의 신호 변환 장치의 기술적 사상에 따른 일실시예를 도면을 참조하여 상세히 설명하면 다음과 같다.

이에 도시된 바와 같이, 시스템 클럭(system clock)을 기준 소스(Ref_src)에 동기된 클럭으로 생성하여 공급하는 클럭생성부(100)와; 상기 클럭생성부(100)에서 생성된 시스템 클럭을 입력받고, 송신된 신호를 변환하여 DS3 PDH 신호를 SDH VC3에 매핑(Mapping)하는 송신변환부(200)와; 상기 클럭생성부(100)에서 생성된 시스템을 클럭을 입력받고, 수신된 신호를 변환하여 SDH VC3 신호를 PDH DS3 신호로 디매핑(Demapping)하는 수신변환부(300)를 포함하여 구성된다.

도 4는 도 3에서 송신변환부(200)의 상세블록도이다.

이에 도시된 바와 같이, DS3 라인 클럭을 입력받아 쓰기 인에이블(Write Enable) 신호를 생성하는 송신쓰기 제어부(Twen_gen)(210)와; 상기 클럭생성부(100)에서 생성된 시스템 클럭을 입력받고, 송신페이로드 제어부(230)의 송신페이로드 인에이블(Tplden) 신호를 입력받아 송신페이로드 인에이블 신호(Tplden)가 하이(High)인 구간에서 카운트하여 읽기 인에이블(Read Enable) 신호를 생성하는 송신읽기 제어부(Twen_gen)(220)와; 상기 클럭생성부(100)에서 생성된 시스템 클럭을 입력받고, 상기 송신읽기 제어부(220)의 읽기 인에이블 신호에 따라 송신페이로드 신호(Tplden)를 생성하는 송신페이로드 제어부(230)와; 상기 송신쓰기 제어부(210)와 상기 송신읽기 제어부(220)의 쓰기/읽기 제어신호와 상기 송신페이로드 제어부(230)의 송신페이로드 인에이블 신호(Tplden)의 제어를 받고, 데이터를 임시저장하는 송신버퍼(240)와; 입력되는 8비트 신호를 시스템 클럭에 맞게 변환시켜 출력하는 데이터 변환부(data_conv)(250)를 포함하여 구성된다.

상기에서 송신읽기 제어부(220)는, 0~15까지 카운트하는 8개의 헥사 카운트(도면상에 미도시)를 포함하고, 상기 헥사 카운트는 송신페이로드 인에이블(Tplden) 신호가 하이인 구간에서만 카운트하며, 상기 8개의 헥사 카운트는 자신의 자리가 페이로드일 때만 카운트하도록 동작한다.

상기에서 송신페이로드 제어부(230)는, 상기 송신쓰기 제어부(210)에서 입력되는 인에이블 값과 상기 송신읽기 제어부(220)에서 입력되는 인에이블 값을 각 서브프레임의 고정된 위치에서 비교하여 값의 차를 결정하여 송신페이로드 인에이블 신호(Tplden)를 생성한다.

상기에서 송신페이로드 제어부(230)는, 상기 클럭생성부(100)에서 생성된 시스템 클럭으로 페이로드를 생성시 카운트하는 카운터(231)와; 상기 송신쓰기 제어부(210)에서 입력되는 인에이블 값과 상기 송신읽기 제어부(220)에서 입력되는 인에이블 값을 각 서브프레임의 고정된 위치에서 비교하여 값의 차를 결정하여 S 비트 값을 결정하는 S-비트 제어부(232)와; 상기 카운터(231)의 카운트 값과 상기 S-비트 제어부(232)의 S 비트 값을 비교하여 송신페이로드 인에이블 신호(Tplden)를 생성하는 송신페이로드 생성부(233)와; 상기 송신읽기 제어부(220)의 읽기 인에이블 신호(Tren_gen)와 상기 송신페이로드 생성부(233)의 송신페이로드 인에이블 신호(Tplden)에 따라 인에이블 신호를 생성하는 인에이블 신호 생성부(234)와; 상기 카운터(231)의 카운트 값과 상기 송신페이로드 생성부(233)의 송신페이로드 인에이블 신호(Tplden)에 따라 상기 인에이블 신호 생성부(234)의 신호를 다중화하여 상기 송신버퍼(240)로 출력하는 다중화부(242)를 포함하여 구성된다.

상기에서 송신버퍼(240)는, DS3 직렬 데이터를 입력받아 임시저장하고, 상기 송신쓰기 제어부(210)의 쓰기 인에이블 신호를 128개를 입력받아 제어받는 쓰기 플립플롭(241)과; 상기 쓰기 플립플롭(241)의 데이터를 입력받고, 상기 송신페이로드 제어부(230)의 출력을 입력받아 임시 저장하여 8비트씩 상기 데이터 변환부(250)에서 읽을 수 있도록 하는 읽기 플립플롭(242)을 포함하여 구성된다.

도 5는 도 3에서 수신변환부(300)의 상세블록도이다.

이에 도시된 바와 같이, 시스템 클럭에 맞게 입력되는 신호를 8비트 신호로 변환시키고, 입력되는 신호에서 기준 소스(ref_src)를 찾아 출력하는 수신데이터 변환부(rdata_conv)(310)와; 상기 클럭생성부(100)에서 생성된 시스템 클럭을 입력받고, 상기 수신데이터 변환부(310)에서 기준 소스를 입력받아 STM 내의 바이트 단위의 DS3 페이로드를 생성하는 수신페이로드 생성부(Rpld_gen)(320)와; 상기 수신페이로드 생성부(320)의 DS3 페이로드(rplden)가 하이인 구간에서 쓰기 인에이블(Write Enable)을 생성하는 수신쓰기 제어부(Rwen_gen)(330)와; 상기 클럭생성부(100)에서 생성된 시스템 클럭과 클럭분주부(250)의 갭 인에이블(gapen) 신호를 입력받아 갭 인에이블이 하이인 구간에서만 읽기 인에이블(Read Enable) 신호를 생성하는 수신읽기 제어부(Rren_gen)(340)와; 상기 수신쓰기 제어부(330)의 쓰기 인에이블 신호와 상기 수신읽기 제어부(340)의 읽기 인에이블 신호를 입력받아 클럭을 분주시키고 갭 인에이블 신호를 출력하는 클럭분주부(350)와; 상기 수신쓰기 제어부(330)의 쓰기 인에이블 신호와 상기 수신읽기 제어부(340)의 읽기 인에이블 신호를 입력받아 임시 저장된 데이터의 쓰기/읽기가 수행되도록 하는 수신버퍼(360)를 포함하여 구성된다.

상기에서 수신페이로드 제어부(320)는, 상기 클럭생성부(100)에서 생성된 시스템 클럭으로 페이로드를 생성시 카운트하는 카운터(321)와; 상기 수신데이터 변환부(310)에서 변환된 데이터를 입력받아 S 비트 값을 결정하는 S-비트 제어부(322)와; 상기 카운터(321)의 카운트 값과 상기 S-비트 제어부(322)의 S 비트 값을 비교하여 수신페이로드 인에이블 신호(Rplden)를 생성하는 수신페이로드 생성부(323)와; 상기 수신쓰기 제어부(330)의 쓰기 인에이블 신호(Rwen_gen)에 따라 인에이블 신호를 생성하는 인에이블 신호 생성부(324)와; 상기 카운터(321)의 카운트 값과 상기 수신페이로드 생성부(323)의 수신페이로드 인에이블 신호(Rplden)에 따라 상기 인에이블 신호 생성부(324)의 신호를 다중화하여 상기 수신버퍼(360)로 출력하는 다중화부(325)를 포함하여 구성된다.

상기에서 클럭분주부(350)는, 상기 수신쓰기 제어부(330)와 상기 수신읽기 제어부(340)의 빠르기를 비교하는 비교부(351)와; 상기 비교부(351)에서 비교된 결과에 따라 갭 만큼의 클럭이 분주되도록 갭을 생성하는 갭 생성부(352)를 포함하여 구성된다.

상기에서 수신버퍼(360)는, 상기 클럭생성부(100)에서 생성된 시스템 클럭을 입력받고, 상기 수신페이로드 제어부(320)의 신호를 입력받아 저장하는 쓰기 플립플롭(361)과; 상기 쓰기 플립플롭(361)의 출력을 입력받고, 상기 수신페이로드 제어부(320)와 상기 수신읽기 제어부(340)와 상기 클럭분주부(350)의 출력을 입력받아 임시 저장하여 DS3 병렬 데이터가 출력되도록 하는 읽기 플립플롭(362)을 포함하여 구성된다.

이와 같이 구성된 본 발명에 의한 PDH와 SDH 간의 신호 변환 장치의 동작을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

먼저 본 발명은 종래의 두 종류의 클럭을 사용하여 야기되는 문제점들을 해결하기 위해서 입력되는 시스템 클럭만으로 SDH 데이터를 인터페이스하고 데이터 변환(Bit Leaking)을 수행할 수 있도록 한다. 즉, 여러 가지의 클럭 종류에 따른 문제점을 해결하고자 시스템 클럭으로 모든 과정을 처리하고자 한 것이다.

이러한 본 발명은 클럭생성부(100), 송신변환부(200), 수신변환부(300)의 크게 세 가지 부분으로 구성된다.

그래서 클럭생성부(100)에서는 시스템 클럭을 기준 소스에 동기된 6M 클럭으로 만들게 되고, 종래와 같이 내부에 공급하는 51M 클럭은 제외한다. 여기서 시스템 클럭은 DT 모드(dtmode)에 따라 변할 수 있는데, DT 모드에 따라서 시스템 클럭은 12M, 25M, 51M 클럭으로 입력된다. 그리고 기준 소스(ref_src)는 6M 클럭을 만드는데, 데이터에 동기된 6M 클럭을 만들기 위해서 입력되는 기준 펄스이다. 그래서 기준 소스는 시스템에서 사용되는 시스템에 동기된 펄스로써 125us 마다 입력되는 펄스는 말한다.

또한 송신변환부(200)는 클럭생성부(100)에서 생성된 시스템 클럭인 6M 클럭을 입력받고, 송신된 신호를 변환하여 DS3 PDH 신호를 SDH VC3에 매핑(Mapping)한다.

수신변환부(300)도 클럭생성부(100)에서 생성된 시스템인 6M 클럭을 입력받고, 수신된 신호를 변환하여 SDH VC3 신호를 PDH DS3 신호로 디매핑(Demapping)한다.

도 3 및 도 4를 참조하여 송신변환부(200)에서 DS3 PDH 신호를 SDH VC3에 매핑(Mapping)하는 동작을 좀더 상세히 설명하면 다음과 같다.

송신쓰기 제어부(210)에서는 DS3 라인 클럭을 입력받아 쓰기 인에이블(Write Enable) 신호를 생성한다. 그래서 입력되는 DS3 클럭으로 0~127까지의 카운트 인에이블을 만들어 128개의 인에이블을 반복적으로 만들게 되는데, 송신버퍼(240)에서 DS3 데이터를 램에 저장하도록 하는 인에이블을 또한 생성한다.

송신읽기 제어부(220)는, 클럭생성부(100)에서 생성된 시스템 클럭인 6M 클럭을 입력받고, 송신페이로드 생성부(230)의 송신페이로드 인에이블(Tplden) 신호를 입력받아 송신페이로드 인에이블(Tplden) 신호가 하이(High)인 구간에서 카운트하여 읽기 인에이블(Read Enable) 신호를 생성한다.

그래서 송신읽기 제어부(220)는 6M의 클럭과 Tplden 신호를 입력받아 Tplden 신호가 하이인 구간에 대해 카운트를 하게 되는데, 0~15까지 카운트하는 헥사 카운트를 8개 만드는 역할을 한다. 0~15까지 카운트하는 헥사 카운트가 8개 존재하는데, 이는 51M 클럭을 8로 나누면 6M 클럭이 되고, 인에이블 또한 8로 나누어 놓은 것이다. 그리고 각 헥사 카운터는 Tplden 신호가 하이인 구간에서만 카운트된다. 또한 6M 클럭은 바이트(byte) 단위이므로 헥사 카운트 8개는 이 바이트 내의 8개의 비트(bit)들의 카운트를 나타내기 위해서 8개로 나누어 놓았고, 비트 단위로 볼 때Tplden 신호가 하이이더라도 자기 자리가 아니면 카운트되지 않는다. 즉, byte내의 8bit 중 헥사 카운트의 첫 번째는 첫 번째 비트 자리가 페이로드일 때만 카운트되고, 두 번째 헥사 카운트는 두 번째 비트 자리가 페이로드일 때만 카운트되며, 세 번째 내지 열덟 번째 등도 각각의 정해진 자리인 세 번째 내지 여덟 번째 자리에서 각각 카운트하게 된다.

따라서 송신읽기 제어부(220)는 송신버퍼(240)의 램에 저장된 DS3 데이터를 VC3의 DS3 페이로드에 매핑할 수 있도록 송신버퍼(240)의 데이터를 읽기 위한 인에이블 신호를 만든다. 6M 클럭을 사용하면 16개의 인에이블까지 만들 수 있다. 이 16개의 인에이블을 이용하여 송신페이로드 제어부(230)에서 각 비트 카운트를 만든다. 그러면 바이트 내의 비트별 카운트 값은 16개의 인에이블을 만들게 되고, 8비트를 합치면 총 128개의 인에이블이 된다.

송신페이로드 제어부(230)는 클럭생성부(100)에서 생성된 시스템 클럭인 6M 클럭을 입력받고, 송신읽기 제어부(220)의 읽기 인에이블 신호에 따라 송신페이로드 신호(Tplden)를 생성한다.

송신페이로드 제어부(230)에 대응하는 종래의 송신페이로드 생성부(23)에서는 51M의 클럭으로 STM 내의 DS3 페이로드를 만든다. 반면에 송신페이로드 제어부(230)에서는 6M 클럭으로 페이로드를 만든다. 그리고 STM 내의 DS3 페이로드가 51M의 비트 클럭일 때는 한 bit씩 인에이블을 만들기 때문에 문제가 되지 않는데, 6M의 클럭으로 만들면 6M 클럭 한 주기동안 페이로드가 아닌 부분이 포함되게 된다. 이 경우에는 송신읽기 제어부(220)에 의해 카운트 값이 조절되므로 51M 클럭으로 만들어진 페이로드와 같은 역할을 할 수 있다.

또한 송신페이로드 제어부(230)는 STM의 포맷의 VC3 내의 DS3의 페이로드를 만드는데, 페이로드를 만드는 과정은 ITU의 규격 G.707의 DS3 매핑 부분을 참조하면 된다.

그리고 송신페이로드 제어부(230)에서는 6M 클럭과 입력되는 DS3 클럭 사이에 C1~C5 비트와 S 비트를 결정하게 된다. 즉, DS3 클럭은 44.736M이고, 6M 클럭은 6.48M인데, VC3은 9개의 서브 프레임으로 구성되어 있다. 그래서 송신쓰기 제어부(210)에서 입력되는 인에이블 값과 송신읽기 제어부(220)에서 입력되는 8비트 인에이블을 각 서브 프레임의 고정된 위치에서 비교하여 값을 차를 결정하여 각 서브 프레임에 존재하는 C1~C5 값과 S 비트의 값을 결정하게 된다. 이렇게 결정된 C1~C5 값과 S 비트의 값을 이용하여 송신페이로드 인에이블 신호(Tplden)를 생성하게 된다.

또한 송신페이로드 제어부(230)에서 카운터(231)는 클럭생성부(100)에서 생성된 시스템 클럭으로 페이로드를 생성할 때 카운트한다.

송신페이로드 제어부(230) 내의 S-비트 제어부(232)는 송신쓰기 제어부(210)에서 입력되는 인에이블 값과 송신읽기 제어부(220)에서 입력되는 인에이블 값을 각 서브프레임의 고정된 위치에서 비교하여 값의 차를 결정하여 S 비트 값을 결정한다.

송신페이로드 제어부(230) 내의 송신페이로드 생성부(233)는 카운터(231)의 카운트 값과 S-비트 제어부(232)의 S 비트 값을 비교하여 송신페이로드 인에이블신호(Tplden)를 생성한다.

송신페이로드 제어부(230) 내의 인에이블 신호 생성부(234)는 송신읽기 제어부(220)의 읽기 인에이블 신호(Tren_gen)와 송신페이로드 생성부(233)의 송신페이로드 인에이블 신호(Tplden)에 따라 인에이블 신호를 생성한다.

송신페이로드 제어부(230) 내의 다중화부(235)는 카운터(231)의 카운트 값과 송신페이로드 생성부(233)의 송신페이로드 인에이블 신호(Tplden)에 따라 인에이블 신호 생성부(234)의 신호를 다중화하여 송신버퍼(240)로 출력한다.

송신버퍼(240)는 송신쓰기 제어부(210)와 송신읽기 제어부(220)의 쓰기/읽기 제어신호와 송신페이로드 생성부(233)의 송신페이로드 인에이블 신호(tplden)의 제어를 받고, 데이터를 임시 저장한다.

종래의 송신버퍼(24)에서는 램 역할을 수행하는 송신 탄성 버퍼(tx elastic buffer)의 송신읽기 인에이블 신호(tx read enable)와 송신쓰기 인에이블 신호(tx write enable)가 똑같이 0~127까지의 값을 가지므로 저장하였다가 읽어가면 된다. 반면에 본 발명의 송신버퍼(240)에서 송신쓰기 인에이블 신호(tx write enable)는 0~127까지가 입력되고, 송신읽기 인에이블 신호(tx read enable)는 0~15까지의 헥사 카운트(hexa count) 8개가 입력된다. 즉, 송신 인에이블 신호 128개를 8로 나누어 나머지가 0이면 헥사 카운트의 첫 번째의 카운트로 신호를 빼가고, 나머지가 1이면 두 번째 헥사 카운트로 신호를 빼간다. 이런 방식의 128개의 신호를 빼가게 된다.

그래서 송신버퍼(240)는 송신쓰기 제어부(210)에서 받은 128개의 인에이블과입력되는 DS3 클럭으로 128단의 램을 구성하고, 송신페이로드 제어부(230)의 인에이블 값과 같은 값의 순서에 있는 램의 데이터를 추출하여 다중화한다. 128단의 램을 8가지의 인에이블로 나누면, 첫 번째 인에이블은 램의 0, 8, 16, 24, 32, 40, 48, 56, 65, 72, 80, 88, 96, 104, 112, 120의 램 데이터와 연관되어 있고, 두 번째 인에이블은 1, 9, ……, 121의 램 데이터와 연관되어 있다. 따라서 송신버퍼(240)의 출력은 바이트 단위의 데이터가 출력되게 된다.

또한 송신버퍼(240) 내의 쓰기 플립플롭(241)은 DS3 직렬 데이터를 입력받아 임시저장하고, 송신쓰기 제어부(210)의 쓰기 인에이블 신호를 128개 입력받아 제어받는다.

송신버퍼(240) 내의 읽기 플립플롭(242)은 쓰기 플립플롭(241)의 데이터를 입력받고, 송신페이로드 제어부(230)의 출력을 입력받아 임시 저장하여 8비트씩 데이터 변환부(250)에서 읽을 수 있도록 한다.

데이터 변환부(250)는 입력되는 8비트 신호를 시스템 클럭에 맞게 변환시켜 출력한다. 즉, 바이트 단위의 데이터를 시스템의 모드에 맞게 데이터를 변환시키는 것으로, 이러한 처리에 의해 DS3 PDH 신호를 SDH VC3에 매핑하게 되는 것이다.

한편 도 3 및 도 5를 참조하여 수신변환부(300)에서 SDH VC3 신호를 PDH DS3 신호로 디매핑(Demapping)하는 동작을 좀더 상세히 설명하면 다음과 같다.

수신데이터 변환부(310)는 시스템 클럭에 맞게 입력되는 신호를 8비트 신호로 변환시키고, 입력되는 신호에서 기준 소스(ref_src)를 찾아 출력한다. 그래서 수신데이터 변환부(310)에 입력되는 데이터를 8비트로 변환시키고, 데이터의 시작하는 위치인 J1의 위치를 찾게 된다.

수신페이로드 제어부(320)는 클럭생성부(100)에서 생성된 시스템 클럭을 입력받고, 수신데이터 변환부(310)에서 기준 소스를 입력받아 STM 내의 바이트 단위의 DS3 페이로드를 생성한다. 종래의 수신페이로드 생성부(32)에서는 기준 소스와 51M 클럭을 입력으로 하여 비트 단위의 DS3 페이로드를 만드는 역할을 수행하는 데 반하여, 본 발명에 의한 수신페이로드 제어부(320)에서는 기준 소스(ref_src)와 6M 클럭을 입력으로 STM 내의 바이트 단위의 DS3 페이로드를 만든다. 그리고 바이트 단위의 페이로드 중에는 DS3 페이로드가 아닌 부분도 포함되어 있는데, 이는 수신읽기 제어부(34)에서 처리한다.

그래서 수신페이로드 제어부(320)에서는 VC3의 페이로드에서 C1~C5의 값을 보고 VC3 내의 DS3의 페이로드를 찾아주게 된다.

수신쓰기 제어부(330)는 수신페이로드 생성부(323)의 DS3 페이로드(rplden)가 하이인 구간에서 쓰기 인에이블(Write Enable)을 생성한다.

종래의 수신쓰기 제어부(33)에서는 51M의 클럭으로 Rplden 신호가 하이인 구간에서 0~127까지의 인에이블을 생성하는 데 반해, 본 발명에 의한 수신쓰기 제어부(330)에서는 송신쓰기 제어부(210)와 마찬가지로 Rplden 신호가 하이인 구간에서 헥사 카운트 8개를 생성한다.

그래서 수신쓰기 제어부(33)에서는 Rplden 신호를 입력받아 6M 클럭으로 카운트하게 되는데, 여기서는 카운트 값이 매핑 때와 마찬가지로 51M 클럭으로 128까지 카운트를 한다면 바이트 카운트는 16까지 카운트하면 된다.

수신읽기 제어부(340)는 클럭생성부(100)에서 생성된 시스템 클럭과 클럭분주부(350)의 갭 인에이블(gapen) 신호를 입력받아 갭 인에이블이 하이인 구간에서만 읽기 인에이블(Read Enable) 신호를 생성한다. 종래의 수신읽기 제어부(34)에서는 51M의 클럭으로 만든 gapped DS3 클럭으로 0~127까지 카운트 인에이블을 생성하는데 반해, 본 발명에서는 6M 클럭과 갭 인에이블(gapped enable)을 입력으로 받아 갭 인에이블(gapped enable)이 하이인 구간에서만 0~15까지의 카운트 인에이블(count enable)을 만든다. 그래서 6M 클럭을 입력받아 gapen 신호가 하이인 구간에서만 카운트를 반복적으로 수행하게 된다.

또한 수신페이로드 제어부(320) 내의 카운터(321)는 클럭생성부(100)에서 생성된 시스템 클럭으로 페이로드를 생성시 카운트한다.

수신페이로드 제어부(320) 내의 S-비트 제어부(322)는 수신데이터 변환부(310)에서 변환된 데이터를 입력받아 S 비트 값을 결정한다.

수신페이로드 제어부(320) 내의 수신페이로드 생성부(323)는 카운터(321)의 카운트 값과 S-비트 제어부(322)의 S 비트 값을 비교하여 수신페이로드 인에이블 신호(Rplden)를 생성한다.

수신페이로드 제어부(320) 내의 인에이블 신호 생성부(324)는 수신쓰기 제어부(330)의 쓰기 인에이블 신호(Rwen_gen)에 따라 인에이블 신호를 생성한다.

수신페이로드 제어부(320) 내의 다중화부(325)는 카운터(321)의 카운트 값과 수신페이로드 생성부(323)의 수신페이로드 인에이블 신호(Rplden)에 따라 인에이블 신호 생성부(324)의 신호를 다중화하여 수신버퍼(360)로 출력하는 다중화부(325)를포함하여 구성된다.

클럭분주부(350)는 수신쓰기 제어부(330)의 쓰기 인에이블 신호와 수신읽기 제어부(340)의 읽기 인에이블 신호를 입력받아 클럭을 분주시키고 갭 인에이블 신호를 출력한다.

클럭분주부(350)에서 비교부(351)는 수신쓰기 제어부(330)와 수신읽기 제어부(340)의 빠르기를 비교하고, 갭 생성부(352)는 비교부(351)에서 비교된 결과에 따라 갭 만큼의 클럭이 분주되도록 갭을 생성한다.

종래의 주파수 조절부(35)에서는 읽기 인에이블(read enable) 128개와 쓰기 인에이블(write enable) 128개를 입력받아 출력되는 gapped DS3 clock의 주파수를 조절하는데 반해, 본 발명에서는 읽기 인에이블(read enable) 16개와 쓰기 인에이블 헥사(write enable hexa) 8개를 입력받아서 읽기와 쓰기의 차에 의한 6M 클럭의 DS3 클럭의 8분주를 만들게 된다.

따라서 클럭분주부(350)에서는 6M 클럭으로 DS3에 가까운 클럭을 만들게 된다. DS3 클럭 주파수(44.736M/8 = 5.592M)에 맞추기 위해서 6.48M의 6M 클럭의 제어가 필요한데, 제어 소스로는 수신읽기 제어부(340)에서 입력되는 16개의 인에이블과 수신쓰기 제어부(330)에서 입력되는 각 비트 별로 16개의 인에이블을 이용하게 되고, 이 값을 비교하여 gapen 신호를 생성하게 된다.

수신버퍼(360)는 수신쓰기 제어부(330)의 쓰기 인에이블 신호와 수신읽기 제어부(340)의 읽기 인에이블 신호를 입력받아 임시 저장된 데이터의 쓰기/읽기가 수행되도록 한다.

수신버퍼(360)에서 쓰기 플립플롭(361)은 클럭생성부(100)에서 생성된 시스템 클럭을 입력받고, 수신페이로드 제어부(320)의 신호를 입력받아 저장한다.

수신버퍼(360)에서 읽기 플립플롭(362)은 쓰기 플립플롭(361)의 출력을 입력받고, 수신페이로드 제어부(320)와 수신읽기 제어부(340)와 클럭분주부(350)의 출력을 입력받아 임시 저장하여 DS3 병렬 데이터가 출력되도록 한다.

그래서 종래의 수신버퍼(36)에서는 읽기 인에이블 신호 128개와 쓰기 인에이블 신호 128개를 받아서 램 형식의 읽기와 쓰기를 수행하게 되는데 반해, 본 발명에서는 읽기 인에이블 신호 16개와 쓰기 인에이블 헥사 8개의 카운트 값을 입력받아서 램 역할을 하게 된다.

이러한 수신버퍼(360)는 송신버퍼(240)와 같은 형식으로 신호를 빼가게 되는데, 송신버퍼(240)와는 읽기 인에이블과 쓰기 인에이블이 반대로 동작하게 된다.

그래서 수신버퍼(360)에서는 VC3의 DS3 데이터를 추출하게 된다. 이는 128개의 램으로 구성되어 있는데, 종래와 같이 51M(1 비트 모드) 클럭을 사용하면, 램에 1 비트 입력하고 1 비트를 빼가면 된다. 반면에 본 발명에서와 같이 6M(8 비트 모드) 클럭을 사용하게 되면, 램에 데이터를 입력할 때는 rplden 신호에 따라서 데이터 입력 8비트에 대해 최소 1 비트 또는 최대 8 비트를 입력할 것인지를 결정하여 램에 저장한다. 다음으로 램에 저장된 데이터를 가져갈 때는 수신읽기 제어부(340)에서 입력되는 16개의 인에이블 신호로 한 8 비트씩 순서대로 가져간다. 여기서 출력되는 데이터 8 비트는 DS3 클럭/8(5.582M)에 맞춰진 순수한 DS3 데이터가 된다.

이와 같이 DS3 데이터 변환(Bit Leaking)의 구조는 매핑 부분과 디매핑 부분을 전부 포함하고 있다.

종래에는 51M(1 비트 모드) 클럭과 주파수 조절부(35)에서 출력되는 갭 클럭(gapck)을 사용하게 되므로 인에이블을 만드는 과정은 0~127까지의 인에이블을 순서대로 만들게 된다.

본 발명에서는 6M(8 비트 = 1 바이트) 클럭을 사용하여 인에이블을 만드는 과정은 그 이외의 모든 과정은 51M 클럭과 갭 클럭을 사용할 때 보다 훨씬 더 줄어들게 된다.

또한 데이터 변환시의 모든 과정은 시스템 클럭만으로 처리함으로써 여러 가지 클럭을 사용할 때의 문제점도 해소시킬 수 있게 된다.

이처럼 본 발명은 하나의 클럭으로 DS3의 PDH 신호를 STM SDH인 신호로 매핑과 디매핑을 수행하게 되는 것이다.

이상에서 본 발명의 바람직한 실시예를 설명하였으나, 본 발명은 다양한 변화와 변경 및 균등물을 사용할 수 있다. 본 발명은 상기 실시예를 적절히 변형하여 동일하게 응용할 수 있음이 명확하다. 따라서 상기 기재 내용은 하기 특허청구범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것이 아니다.

이상에서 살펴본 바와 같이, 본 발명에 의한 PDH와 SDH 간의 신호 변환 장치는 하나의 클럭으로 DS3의 PDH 신호를 STM SDH인 신호로 매핑과 디매핑을 수행할 수 있게 하여 여러 가지 클럭을 사용할 때의 복잡성을 해소시킬 수 있는 효과가 있게 된다.

또한 본 발명은 데이터 변환시 DS3 신호를 처리하는 과정에서 시스템 클럭 하나만으로 처리함으로써 51M의 빠른 클럭이 없이도 사용할 수 있게 됨으로써 서로 다른 클럭으로 인한 문제를 해결할 수 있게 되고, 이에 따라 시스템 측면에서 안정적으로 시스템을 설계할 수 있게 되며, DS3 데이터 변환 구성시 데이터의 안전성 면에서 클럭으로 인한 마진 문제를 해결할 수 있는 효과도 있게 된다.

Claims

시스템 클럭을 기준 소스에 동기된 클럭으로 생성하여 공급하는 클럭생성부와;

상기 클럭생성부에서 생성된 시스템 클럭을 입력받고, 송신된 신호를 변환하여 DS3 PDH 신호를 SDH VC3에 매핑하는 송신변환부와;

상기 클럭생성부에서 생성된 시스템을 클럭을 입력받고, 수신된 신호를 변환하여 SDH VC3 신호를 PDH DS3 신호로 디매핑하는 수신변환부를 포함하여 구성된 것을 특징으로 하는 PDH와 SDH 간의 신호 변환 장치.
제 1 항에 있어서, 상기 송신변환부는,

DS3 라인 클럭을 입력받아 쓰기 인에이블 신호를 생성하는 송신쓰기 제어부와;

상기 클럭생성부에서 생성된 시스템 클럭을 입력받고, 송신페이로드 생성부의 송신페이로드 인에이블 신호를 입력받아 송신페이로드 인에이블 신호가 하이인 구간에서 카운트하여 읽기 인에이블 신호를 생성하는 송신읽기 제어부와;

상기 클럭생성부에서 생성된 시스템 클럭을 입력받고, 상기 송신읽기 제어부의 읽기 인에이블 신호에 따라 송신페이로드 신호를 생성하는 송신페이로드 제어부와;

상기 송신쓰기 제어부와 상기 송신읽기 제어부의 쓰기/읽기 제어신호와 상기송신페이로드 생성부의 송신페이로드 인에이블 신호의 제어를 받고, 데이터를 임시저장하는 송신버퍼와;

입력되는 8비트 신호를 시스템 클럭에 맞게 변환시켜 출력하는 데이터 변환부를 포함하여 구성된 것을 특징으로 하는 PDH와 SDH 간의 신호 변환 장치.
제 2 항에 있어서, 상기 송신읽기 제어부는,

0~15까지 카운트하는 8개의 헥사 카운트를 포함하고, 상기 헥사 카운트는 송신페이로드 인에이블 신호가 하이인 구간에서만 카운트하며, 상기 8개의 헥사 카운트는 자신의 자리가 페이로드일 때만 카운트하도록 구성된 것을 특징으로 하는 PDH와 SDH 간의 신호 변환 장치.
제 2 항에 있어서, 상기 송신페이로드 제어부는,

상기 송신쓰기 제어부에서 입력되는 인에이블 값과 상기 송신읽기 제어부에서 입력되는 인에이블 값을 각 서브프레임의 고정된 위치에서 비교하여 값의 차를 결정하여 송신페이로드 인에이블 신호를 생성하도록 구성된 것을 특징으로 하는 PDH와 SDH 간의 신호 변환 장치.
제 2 항에 있어서, 상기 송신페이로드 제어부는,

상기 클럭생성부에서 생성된 시스템 클럭으로 페이로드를 생성시 카운트하는 카운터와;

상기 송신쓰기 제어부에서 입력되는 인에이블 값과 상기 송신읽기 제어부에서 입력되는 인에이블 값을 각 서브프레임의 고정된 위치에서 비교하여 값의 차를 결정하여 S 비트 값을 결정하는 S-비트 제어부와;

상기 카운터의 카운트 값과 상기 S-비트 제어부의 S 비트 값을 비교하여 송신페이로드 인에이블 신호를 생성하는 송신페이로드 생성부와;

상기 송신읽기 제어부의 읽기 인에이블 신호와 상기 송신페이로드 생성부의 송신페이로드 인에이블 신호에 따라 인에이블 신호를 생성하는 인에이블 신호 생성부와;

상기 카운터의 카운트 값과 상기 송신페이로드 생성부의 송신페이로드 인에이블 신호에 따라 상기 인에이블 신호 생성부의 신호를 다중화하여 상기 송신버퍼로 출력하는 다중화부를 포함하여 구성된 것을 특징으로 하는 PDH와 SDH 간의 신호 변환 장치.
제 2 항에 있어서, 상기 송신버퍼는,

DS3 직렬 데이터를 입력받아 임시저장하고, 상기 송신쓰기 제어부의 쓰기 인에이블 신호를 128개 입력받아 제어받는 쓰기 플립플롭과;

상기 쓰기 플립플롭의 데이터를 입력받고, 상기 송신페이로드 제어부의 출력을 입력받아 임시 저장하여 8비트씩 상기 데이터 변환부에서 읽을 수 있도록 하는 읽기 플립플롭을 포함하여 구성된 것을 특징으로 하는 PDH와 SDH 간의 신호 변환 장치.
제 1 항에 있어서, 상기 수신변환부는,

시스템 클럭에 맞게 입력되는 신호를 8비트 신호로 변환시키고, 입력되는 신호에서 기준 소스를 찾아 출력하는 수신데이터 변환부와;

상기 클럭생성부에서 생성된 시스템 클럭을 입력받고, 상기 수신데이터 변환부에서 기준 소스를 입력받아 STM 내의 바이트 단위의 DS3 페이로드를 생성하는 수신페이로드 생성부와;

상기 수신페이로드 생성부의 DS3 페이로드가 하이인 구간에서 쓰기 인에이블을 생성하는 수신쓰기 제어부와;

상기 클럭생성부에서 생성된 시스템 클럭과 클럭분주부의 갭 인에이블 신호를 입력받아 갭 인에이블이 하이인 구간에서만 읽기 인에이블 신호를 생성하는 수신읽기 제어부와;

상기 수신쓰기 제어부의 쓰기 인에이블 신호와 상기 수신읽기 제어부의 읽기 인에이블 신호를 입력받아 클럭을 분주시키고 갭 인에이블 신호를 출력하는 클럭분주부와;

상기 수신쓰기 제어부의 쓰기 인에이블 신호와 상기 수신읽기 제어부의 읽기 인에이블 신호를 입력받아 임시 저장된 데이터의 쓰기/읽기가 수행되도록 하는 수신버퍼를 포함하여 구성된 것을 특징으로 하는 PDH와 SDH 간의 신호 변환 장치.
제 7 항에 있어서, 상기 수신페이로드 제어부는,

상기 클럭생성부에서 생성된 시스템 클럭으로 페이로드를 생성시 카운트하는 카운터와;

상기 수신데이터 변환부에서 변환된 데이터를 입력받아 S 비트 값을 결정하는 S-비트 제어부와;

상기 카운터의 카운트 값과 상기 S-비트 제어부의 S 비트 값을 비교하여 수신페이로드 인에이블 신호를 생성하는 수신페이로드 생성부와;

상기 수신쓰기 제어부의 쓰기 인에이블 신호에 따라 인에이블 신호를 생성하는 인에이블 신호 생성부와;

상기 카운터의 카운트 값과 상기 수신페이로드 생성부의 수신페이로드 인에이블 신호에 따라 상기 인에이블 신호 생성부의 신호를 다중화하여 상기 수신버퍼로 출력하는 다중화부를 포함하여 구성된 것을 특징으로 하는 PDH와 SDH 간의 신호 변환 장치.
제 7 항에 있어서, 상기 클럭분주부는,

상기 수신쓰기 제어부와 상기 수신읽기 제어부의 빠르기를 비교하는 비교부와;

상기 비교부에서 비교된 결과에 따라 갭 만큼의 클럭이 분주되도록 갭을 생성하는 갭 생성부를 포함하여 구성된 것을 특징으로 하는 PDH와 SDH 간의 신호 변환 장치.
제 7 항에 있어서, 상기 수신버퍼는,

상기 클럭생성부에서 생성된 시스템 클럭을 입력받고, 상기 수신페이로드 제어부의 신호를 입력받아 저장하는 쓰기 플립플롭과;

상기 쓰기 플립플롭의 출력을 입력받고, 상기 수신페이로드 제어부와 상기 수신읽기 제어부와 상기 클럭분주부의 출력을 입력받아 임시 저장하여 DS3 병렬 데이터가 출력되도록 하는 읽기 플립플롭을 포함하여 구성된 것을 특징으로 하는 PDH와 SDH 간의 신호 변환 장치.