JP3214669B2 - 位相保持回路 - Google Patents
位相保持回路Info
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- JP3214669B2 JP3214669B2 JP05503098A JP5503098A JP3214669B2 JP 3214669 B2 JP3214669 B2 JP 3214669B2 JP 05503098 A JP05503098 A JP 05503098A JP 5503098 A JP5503098 A JP 5503098A JP 3214669 B2 JP3214669 B2 JP 3214669B2
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- output
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＳＤＨ装置等の同
期源クロック信号の位相を保持する位相保持回路に関す
る。
期源クロック信号の位相を保持する位相保持回路に関す
る。
【０００２】
【従来の技術】ＳＤＨ（Synchronous Digital Hierarch
y：ＩＴＵ−Ｔがまとめた高速中継速度体系の国際規
格）装置の様な同期信号の伝送装置においては、同期源
クロック信号を持つ端局は、伝送信号を同期源クロック
信号に同期させて伝送し、他の局では基準クロックを持
つ端局方向からの伝送信号を同期クロック源として、伝
送されてきたデータを復調するために使用する。この方
法で伝送網を同期化して運用を行うが、途中の局で、同
期クロック源の伝送信号が信号断となると、同期クロッ
ク源が喪失するので、伝送網の同期が崩れる。
y：ＩＴＵ−Ｔがまとめた高速中継速度体系の国際規
格）装置の様な同期信号の伝送装置においては、同期源
クロック信号を持つ端局は、伝送信号を同期源クロック
信号に同期させて伝送し、他の局では基準クロックを持
つ端局方向からの伝送信号を同期クロック源として、伝
送されてきたデータを復調するために使用する。この方
法で伝送網を同期化して運用を行うが、途中の局で、同
期クロック源の伝送信号が信号断となると、同期クロッ
ク源が喪失するので、伝送網の同期が崩れる。
【０００３】この為、ＩＴＵ−ＴのＧ．８１３勧告は、
同期クロック源が喪失した時においても、喪失以前の位
相を保持する動作（本動作をHOLDOVERと呼ぶ）を勧告し
ている。この位相保持のHOLDOVER時に、保持した位相と
同期していた本来の位相との間の位相特性を示すものに
ＭＴＩＥ（Maximum Time Interval Error：最大時間間
隔エラー）がある。ＭＴＩＥは、ＩＴＵ−Ｔ Ｇ．８１
０，Ｇ．８１１の定義において、観測時間をＳとすると
以下の式で表される。
同期クロック源が喪失した時においても、喪失以前の位
相を保持する動作（本動作をHOLDOVERと呼ぶ）を勧告し
ている。この位相保持のHOLDOVER時に、保持した位相と
同期していた本来の位相との間の位相特性を示すものに
ＭＴＩＥ（Maximum Time Interval Error：最大時間間
隔エラー）がある。ＭＴＩＥは、ＩＴＵ−Ｔ Ｇ．８１
０，Ｇ．８１１の定義において、観測時間をＳとすると
以下の式で表される。
【０００４】 ＭＴＩＥ（Ｓ）＝ max ｘ（ｔ）− min ｘ（ｔ） ここで、ｘ（ｔ）はTime error function（時間エラー
数式）と呼ばれる式であり、理想クロックを用いてある
時間ｔを測定すると、以下の式で定義される。
数式）と呼ばれる式であり、理想クロックを用いてある
時間ｔを測定すると、以下の式で定義される。
【０００５】 x(t)=T(t)-TREF(t) =(2πν'nomt/2πνnom)-(2πνnomt/2πνnom) =(ν'nomt/νnom)-t =((ν'nom/νnom)-1)t ここで、νnom：理想クロックの周波数 ν'nom：被測定クロックの周波数 この式から、x(t)とは被測定クロックが作成した時間T
(t)から、理想クロックが作成した時間TREF(t)を減算し
た値となり、すなわち理想クロックとの周波数差による
時間の差となる。ここに一例として、図１０に、破線で
TREF(t)を示し、実線でＴ(t)を示す。図１０のグラフ
は、横軸は時間ｔであり、縦軸は遅延時間ｔであり、同
じ時間を示している。理想クロックが作成した時間TREF
(t)は、TREF(t)=tより、横軸の時間ｔの時は、縦軸の時
間ｔとなるので、傾きが４５°の直線となる。一方、被
測定クロックで生成した時間T(t)は、 T(t)=(ν'nom/νnom)t より、横軸の時間ｔの時は、縦軸の時間(ν'nom/νnom)
tとなる。 この時、 ν'nom＞νnom では、 (ν'nom/νnom)＞１ となり、傾き４５°以上の直線(TREF(t)より上の領域)
となり、 ν'nom＜νnom では、 (ν'nom/νnom)＜１ となり、傾き４５°以下の直線、すなわち、(TREF(t)よ
り下の領域)となる。
(t)から、理想クロックが作成した時間TREF(t)を減算し
た値となり、すなわち理想クロックとの周波数差による
時間の差となる。ここに一例として、図１０に、破線で
TREF(t)を示し、実線でＴ(t)を示す。図１０のグラフ
は、横軸は時間ｔであり、縦軸は遅延時間ｔであり、同
じ時間を示している。理想クロックが作成した時間TREF
(t)は、TREF(t)=tより、横軸の時間ｔの時は、縦軸の時
間ｔとなるので、傾きが４５°の直線となる。一方、被
測定クロックで生成した時間T(t)は、 T(t)=(ν'nom/νnom)t より、横軸の時間ｔの時は、縦軸の時間(ν'nom/νnom)
tとなる。 この時、 ν'nom＞νnom では、 (ν'nom/νnom)＞１ となり、傾き４５°以上の直線(TREF(t)より上の領域)
となり、 ν'nom＜νnom では、 (ν'nom/νnom)＜１ となり、傾き４５°以下の直線、すなわち、(TREF(t)よ
り下の領域)となる。
【０００６】また、ＭＴＩＥは、TREF(t)からの時間差
となり、それはクロックの位相差である。よって、ＭＴ
ＩＥは｜T(t)-TREF(t)｜の絶対値として表される。
となり、それはクロックの位相差である。よって、ＭＴ
ＩＥは｜T(t)-TREF(t)｜の絶対値として表される。
【０００７】従来は図１１の構成の回路を用いて、定常
時の位相情報を位相記憶回路７でディジタルサンプリン
グしたものを記憶し、同期源クロック信号喪失時には、
位相記憶回路７で記憶しておいたディジタルデータを使
用して、位相保持のHOLDOVER動作を行っていた。
時の位相情報を位相記憶回路７でディジタルサンプリン
グしたものを記憶し、同期源クロック信号喪失時には、
位相記憶回路７で記憶しておいたディジタルデータを使
用して、位相保持のHOLDOVER動作を行っていた。
【０００８】図１１によれば、本位相保持装置は、ＳＤ
Ｈ装置がＳＤＨ網の基準クロックを有する端局から送信
された同期源クロック信号に同期を取るために、入力信
号から復調した同期源クロック信号を分周器Ｎ１を介し
た同期源クロック分周信号と電圧制御発振器の発振出力
を分周器Ｍ２とを位相比較する位相比較回路３と、該位
相比較回路３の出力をＡ／Ｄ変換するＡ／Ｄ変換回路４
と、前記Ａ／Ｄ変換回路４でサンプリングするサンプル
信号を生成する発振器５と、前記Ａ／Ｄ変換回路４のデ
ジタル出力を記憶する位相記憶回路７と、前記Ａ／Ｄ変
換回路４のデジタル出力と位相記憶回路７の出力データ
とのいずれかを選択する選択回路８と、該選択回路８の
出力をＤ／Ａ変換するＤ／Ａ変換回路８と、該Ｄ／Ａ変
換回路８の出力の低域を通過するループフィルタ１０
と、該ループフィルタ１０の出力を供給される前記電圧
制御発振器１１と、前記同期源クロック信号からクロッ
ク断を検出するクロック断検出回路１２と、該クロック
断検出回路１２に検出されたクロック断信号を入力して
前記位相記憶回路７への記憶読み出しを指示し前記選択
回路８に前記位相記憶回路７の出力データを選択指示す
るHOLDOVER制御回路１３と、前記発振器５の出力に基づ
いて前記Ａ／Ｄ変換回路４と前記位相記憶回路７と前記
選択回路８とHOLDOVER制御回路１３にタイミング信号を
供給するタイミング生成回路６とを具備している。
Ｈ装置がＳＤＨ網の基準クロックを有する端局から送信
された同期源クロック信号に同期を取るために、入力信
号から復調した同期源クロック信号を分周器Ｎ１を介し
た同期源クロック分周信号と電圧制御発振器の発振出力
を分周器Ｍ２とを位相比較する位相比較回路３と、該位
相比較回路３の出力をＡ／Ｄ変換するＡ／Ｄ変換回路４
と、前記Ａ／Ｄ変換回路４でサンプリングするサンプル
信号を生成する発振器５と、前記Ａ／Ｄ変換回路４のデ
ジタル出力を記憶する位相記憶回路７と、前記Ａ／Ｄ変
換回路４のデジタル出力と位相記憶回路７の出力データ
とのいずれかを選択する選択回路８と、該選択回路８の
出力をＤ／Ａ変換するＤ／Ａ変換回路８と、該Ｄ／Ａ変
換回路８の出力の低域を通過するループフィルタ１０
と、該ループフィルタ１０の出力を供給される前記電圧
制御発振器１１と、前記同期源クロック信号からクロッ
ク断を検出するクロック断検出回路１２と、該クロック
断検出回路１２に検出されたクロック断信号を入力して
前記位相記憶回路７への記憶読み出しを指示し前記選択
回路８に前記位相記憶回路７の出力データを選択指示す
るHOLDOVER制御回路１３と、前記発振器５の出力に基づ
いて前記Ａ／Ｄ変換回路４と前記位相記憶回路７と前記
選択回路８とHOLDOVER制御回路１３にタイミング信号を
供給するタイミング生成回路６とを具備している。
【０００９】係る構成の位相保持装置は、定常時には、
同期源クロック信号とＰＬＬ回路を構成する電圧制御発
振器１１との同期をとって、同期源クロック信号に同期
した同期信号をＳＤＨ装置内のタイミング動作部署に伝
送している。一方、同期源クロック信号が断となった場
合には、クロック断検出回路１２が同期源クロック信号
の断を検出し、この断となった状態をHOLDOVER制御回路
１３で受け、HOLDOVER制御回路１３はタイミング生成回
路のタイミング信号に対応して、位相記憶回路７に記憶
されたディジタルデータの読み出し支持を与え、選択回
路８に位相記憶回路７からのディジタルデータを選択す
る指示を与える。こうして、同期源クロック信号が断と
なれば、事前に取り込んだディジタルデータに基づいて
電圧制御発振器に発振信号を出力し、この発振信号がＳ
ＤＨ装置内のタイミングの基準になる。
同期源クロック信号とＰＬＬ回路を構成する電圧制御発
振器１１との同期をとって、同期源クロック信号に同期
した同期信号をＳＤＨ装置内のタイミング動作部署に伝
送している。一方、同期源クロック信号が断となった場
合には、クロック断検出回路１２が同期源クロック信号
の断を検出し、この断となった状態をHOLDOVER制御回路
１３で受け、HOLDOVER制御回路１３はタイミング生成回
路のタイミング信号に対応して、位相記憶回路７に記憶
されたディジタルデータの読み出し支持を与え、選択回
路８に位相記憶回路７からのディジタルデータを選択す
る指示を与える。こうして、同期源クロック信号が断と
なれば、事前に取り込んだディジタルデータに基づいて
電圧制御発振器に発振信号を出力し、この発振信号がＳ
ＤＨ装置内のタイミングの基準になる。
【００１０】
【発明が解決しようとする課題】しかしながら、この従
来技術には、次のような問題点があった。
来技術には、次のような問題点があった。
【００１１】まず、第１の問題点は、定常状態時にサン
プリングしたディジタルデータで、HOLDOVERの時間が長
くなると、同期クロック源との位相差ＭＴＩＥが増加し
ていくことである。すなわち、サンプリングしたディジ
タルデータと同期クロック源の周波数が完全に一致しな
い為である。サンプリングデータで生成したクロック周
波数νSAMと、同期クロック源のクロック周波数νORGを
比べると、周波数偏差 ((νSAM/νORG)≠1) が存在する。このため、定常状態時にサンプリングした
ディジタルデータの周波数νSAMで、HOLDOVERを続ける
と、周波数偏差(νSAM/νORG)から位相がずれる。この
時、 νSAM＜νORG とすると、HOLDOVER時のＭＴＩＥ（T2(t)）は、図１２
のようになり、ＭＴＩＥが時間によって増加する。
プリングしたディジタルデータで、HOLDOVERの時間が長
くなると、同期クロック源との位相差ＭＴＩＥが増加し
ていくことである。すなわち、サンプリングしたディジ
タルデータと同期クロック源の周波数が完全に一致しな
い為である。サンプリングデータで生成したクロック周
波数νSAMと、同期クロック源のクロック周波数νORGを
比べると、周波数偏差 ((νSAM/νORG)≠1) が存在する。このため、定常状態時にサンプリングした
ディジタルデータの周波数νSAMで、HOLDOVERを続ける
と、周波数偏差(νSAM/νORG)から位相がずれる。この
時、 νSAM＜νORG とすると、HOLDOVER時のＭＴＩＥ（T2(t)）は、図１２
のようになり、ＭＴＩＥが時間によって増加する。
【００１２】また、第２の問題点は、HOLDOVER時の位相
変動を小さくする為には、回路が複雑になり、かつ高速
動作が必要となる事である。即ち、上記ＭＴＩＥの変動
を小さくするには、サンプリングデータで生成したクロ
ック周波数νSAMと、同期クロック源のクロック周波数
νORGの周波数偏差(νSAM/νORG)を１に近づける必要が
ある。周波数偏差を１に近づけるには、量子化誤差を小
さくする必要があり、Ａ／Ｄ変換、Ｄ／Ａ変換のビット
数を増やし、サンプリング周波数を高くしなければなら
ない。この為サンプリング回路の多ビット化、カウンタ
回路の高速化で回路が複雑となってくる。
変動を小さくする為には、回路が複雑になり、かつ高速
動作が必要となる事である。即ち、上記ＭＴＩＥの変動
を小さくするには、サンプリングデータで生成したクロ
ック周波数νSAMと、同期クロック源のクロック周波数
νORGの周波数偏差(νSAM/νORG)を１に近づける必要が
ある。周波数偏差を１に近づけるには、量子化誤差を小
さくする必要があり、Ａ／Ｄ変換、Ｄ／Ａ変換のビット
数を増やし、サンプリング周波数を高くしなければなら
ない。この為サンプリング回路の多ビット化、カウンタ
回路の高速化で回路が複雑となってくる。
【００１３】本発明は、以上の問題点を解決する位相保
持回路を提供する。
持回路を提供する。
【００１４】
【課題を解決するための手段】本発明は、上記問題点を
解決するもので、ＳＤＨ装置の同期源クロック信号と電
圧制御発振器の出力とを位相比較する位相比較回路と、
該位相比較回路の出力をＡ／Ｄ変換するＡ／Ｄ変換回路
と、前記Ａ／Ｄ変換回路でサンプリングするサンプル信
号を生成する発振器と、前記Ａ／Ｄ変換回路のデジタル
出力を記憶する位相記憶回路と、前記Ａ／Ｄ変換回路の
デジタル出力と前記パルスと位相記憶回路の出力データ
とを選択する選択回路と、該選択回路の出力をＤ／Ａ変
換するＤ／Ａ変換回路と、該Ｄ／Ａ変換回路の出力の低
域を通過するループフィルタと、該ループフィルタの出
力を供給される前記電圧制御発振器と、前記同期源クロ
ック信号からクロック断を検出するクロック断検出回路
と、該クロック断検出回路に検出されたクロック断信号
を入力して前記供給して前記位相記憶回路への記憶を指
示し前記選択回路に前記位相記憶回路の出力データを選
択指示するHOLDOVER制御回路と、前記発振器の出力に基
づいて前記Ａ／Ｄ変換回路と前記位相記憶回路と前記選
択回路とHOLDOVER制御回路にタイミング信号を供給する
タイミング生成回路とを具備する位相保持回路におい
て、前記位相記憶回路の出力データを加減算して前記選
択回路に供給する加減算回路と、前記タイミング信号と
前記Ａ／Ｄ変換器の出力とを比較する比較回路と、該比
較回路の結果に基づいて駆動され前記加減算回路を制御
する加減算制御回路とを備えたことを特徴とする。
解決するもので、ＳＤＨ装置の同期源クロック信号と電
圧制御発振器の出力とを位相比較する位相比較回路と、
該位相比較回路の出力をＡ／Ｄ変換するＡ／Ｄ変換回路
と、前記Ａ／Ｄ変換回路でサンプリングするサンプル信
号を生成する発振器と、前記Ａ／Ｄ変換回路のデジタル
出力を記憶する位相記憶回路と、前記Ａ／Ｄ変換回路の
デジタル出力と前記パルスと位相記憶回路の出力データ
とを選択する選択回路と、該選択回路の出力をＤ／Ａ変
換するＤ／Ａ変換回路と、該Ｄ／Ａ変換回路の出力の低
域を通過するループフィルタと、該ループフィルタの出
力を供給される前記電圧制御発振器と、前記同期源クロ
ック信号からクロック断を検出するクロック断検出回路
と、該クロック断検出回路に検出されたクロック断信号
を入力して前記供給して前記位相記憶回路への記憶を指
示し前記選択回路に前記位相記憶回路の出力データを選
択指示するHOLDOVER制御回路と、前記発振器の出力に基
づいて前記Ａ／Ｄ変換回路と前記位相記憶回路と前記選
択回路とHOLDOVER制御回路にタイミング信号を供給する
タイミング生成回路とを具備する位相保持回路におい
て、前記位相記憶回路の出力データを加減算して前記選
択回路に供給する加減算回路と、前記タイミング信号と
前記Ａ／Ｄ変換器の出力とを比較する比較回路と、該比
較回路の結果に基づいて駆動され前記加減算回路を制御
する加減算制御回路とを備えたことを特徴とする。
【００１５】さらに、本発明は、ＳＤＨ装置の同期源ク
ロック信号と電圧制御発振器の出力とを位相比較する位
相比較回路と、該位相比較回路の出力をＡ／Ｄ変換する
Ａ／Ｄ変換回路と、前記Ａ／Ｄ変換回路でサンプリング
するサンプル信号を生成する発振器と、前記Ａ／Ｄ変換
回路のデジタル出力を記憶する位相記憶回路と、前記Ａ
／Ｄ変換回路のデジタル出力と前記パルスと位相記憶回
路の出力データとを選択する選択回路と、該選択回路の
出力をＤ／Ａ変換するＤ／Ａ変換回路と、該Ｄ／Ａ変換
回路の出力の低域を通過するループフィルタと、該ルー
プフィルタの出力を供給される前記電圧制御発振器と、
前記同期源クロック信号からクロック断を検出するクロ
ック断検出回路と、該クロック断検出回路に検出された
クロック断信号を入力して前記供給して前記位相記憶回
路への記憶を指示し前記選択回路に前記位相記憶回路の
出力データを選択指示するHOLDOVER制御回路と、前記発
振器の出力に基づいて前記Ａ／Ｄ変換回路と前記位相記
憶回路と前記選択回路とHOLDOVER制御回路にタイミング
信号を供給するタイミング生成回路とを具備する位相保
持回路において、前記Ａ／Ｄ変換回路のデジタル出力と
前記タイミング信号とを比較する比較回路と、前記比較
回路の出力と前記HOLDOVER制御回路の出力に応じて前記
位相記憶回路へサンプリング信号を出力するサンプリン
グ制御回路とを備えたことを特徴とする。
ロック信号と電圧制御発振器の出力とを位相比較する位
相比較回路と、該位相比較回路の出力をＡ／Ｄ変換する
Ａ／Ｄ変換回路と、前記Ａ／Ｄ変換回路でサンプリング
するサンプル信号を生成する発振器と、前記Ａ／Ｄ変換
回路のデジタル出力を記憶する位相記憶回路と、前記Ａ
／Ｄ変換回路のデジタル出力と前記パルスと位相記憶回
路の出力データとを選択する選択回路と、該選択回路の
出力をＤ／Ａ変換するＤ／Ａ変換回路と、該Ｄ／Ａ変換
回路の出力の低域を通過するループフィルタと、該ルー
プフィルタの出力を供給される前記電圧制御発振器と、
前記同期源クロック信号からクロック断を検出するクロ
ック断検出回路と、該クロック断検出回路に検出された
クロック断信号を入力して前記供給して前記位相記憶回
路への記憶を指示し前記選択回路に前記位相記憶回路の
出力データを選択指示するHOLDOVER制御回路と、前記発
振器の出力に基づいて前記Ａ／Ｄ変換回路と前記位相記
憶回路と前記選択回路とHOLDOVER制御回路にタイミング
信号を供給するタイミング生成回路とを具備する位相保
持回路において、前記Ａ／Ｄ変換回路のデジタル出力と
前記タイミング信号とを比較する比較回路と、前記比較
回路の出力と前記HOLDOVER制御回路の出力に応じて前記
位相記憶回路へサンプリング信号を出力するサンプリン
グ制御回路とを備えたことを特徴とする。
【００１６】さらにまた、上記位相保持回路において、
前記同期源クロック信号のクロック断時にクロック断以
前の位相状態を保持するディジタルデータを制御するこ
とによりＭＴＩＥ(Maximum Time Interval Error)を小
さくすることを特徴とする。
前記同期源クロック信号のクロック断時にクロック断以
前の位相状態を保持するディジタルデータを制御するこ
とによりＭＴＩＥ(Maximum Time Interval Error)を小
さくすることを特徴とする。
【００１７】
【発明の実施の形態】［第１の実施形態］ 本発明の実施形態について、図面を参照しつつ詳細に説
明する。
明する。
【００１８】（本実施形態の構成） 図１は本発明の実施形態の装置構成ブロック図を示す。
図１に示す実施形態は、ＳＤＨ(Synchronous Digital H
ierarchy)装置内の同期クロック回路であり、入力信号
の同期源クロック信号は、各種信号が多重化された伝達
信号の構造である同期伝達モジュールＳＴＭ−１（Sync
hronous Transport Module）等の入力信号や装置外部の
同期信号発生器で生成した同期信号とする。分周器Ｎ１
は同期源クロック信号をＮ分周し、位相比較回路３に送
出する。
図１に示す実施形態は、ＳＤＨ(Synchronous Digital H
ierarchy)装置内の同期クロック回路であり、入力信号
の同期源クロック信号は、各種信号が多重化された伝達
信号の構造である同期伝達モジュールＳＴＭ−１（Sync
hronous Transport Module）等の入力信号や装置外部の
同期信号発生器で生成した同期信号とする。分周器Ｎ１
は同期源クロック信号をＮ分周し、位相比較回路３に送
出する。
【００１９】同様に分周器Ｍ２は電圧制御発振器１１の
出力クロックをＭ分周し、位相比較回路３に送出する。
位相比較回路３は、分周器Ｎ１と分周器Ｍ２の位相比較
を行い、分周器Ｍ２の立ち上がり波形で"Ｈ"レベル、分
周器Ｎ１の立ち上がり波形で"Ｌ"レベルとなる位相比較
信号５０１をＡ／Ｄ変換回路４に送出する。
出力クロックをＭ分周し、位相比較回路３に送出する。
位相比較回路３は、分周器Ｎ１と分周器Ｍ２の位相比較
を行い、分周器Ｍ２の立ち上がり波形で"Ｈ"レベル、分
周器Ｎ１の立ち上がり波形で"Ｌ"レベルとなる位相比較
信号５０１をＡ／Ｄ変換回路４に送出する。
【００２０】Ａ／Ｄ変換回路４は、位相比較回路３から
送出された位相比較信号５０１が"Ｈ"レベルとなる区間
を、発振器５のクロック５０８に基づきカウントアップ
する事により位相情報をサンプリングしてディジタルデ
ータに変換する。また、後述するタイミング生成回路６
からのラッチクロック５０３のクロック立ち上がりでカ
ウントアップ結果を保持し、保持したデータ５０２を位
相記憶回路７，選択回路８，比較回路１４に送出する。
送出された位相比較信号５０１が"Ｈ"レベルとなる区間
を、発振器５のクロック５０８に基づきカウントアップ
する事により位相情報をサンプリングしてディジタルデ
ータに変換する。また、後述するタイミング生成回路６
からのラッチクロック５０３のクロック立ち上がりでカ
ウントアップ結果を保持し、保持したデータ５０２を位
相記憶回路７，選択回路８，比較回路１４に送出する。
【００２１】タイミング生成回路６は、発振器５のクロ
ック５０８に基づいて、Ａ／Ｄ変換のサンプリング周期
と各回路の動作タイミングに用いる位相比較周期に一致
したラッチクロック５０３を生成し、Ａ／Ｄ変換回路
４，位相記憶回路７、選択回路８、HOLDOVER制御回路１
３，加減算制御回路１５に送出する。位相記憶回路７
は、定常時にはＡ／Ｄ変換回路４から送出されたデータ
５０２を、前記ラッチクロック５０３周期で記憶し、HO
LDOVER状態においては、前記記憶したデータ５０２を保
持する動作を行い、加減算回路１６に保持した位相記憶
データ５０６を送出する。
ック５０８に基づいて、Ａ／Ｄ変換のサンプリング周期
と各回路の動作タイミングに用いる位相比較周期に一致
したラッチクロック５０３を生成し、Ａ／Ｄ変換回路
４，位相記憶回路７、選択回路８、HOLDOVER制御回路１
３，加減算制御回路１５に送出する。位相記憶回路７
は、定常時にはＡ／Ｄ変換回路４から送出されたデータ
５０２を、前記ラッチクロック５０３周期で記憶し、HO
LDOVER状態においては、前記記憶したデータ５０２を保
持する動作を行い、加減算回路１６に保持した位相記憶
データ５０６を送出する。
【００２２】選択回路８は、定常時には、Ａ／Ｄ変換回
路４から送出されたデータ５０２をＤ／Ａ変換回路９に
送出し、HOLDOVER状態においては、後述する加減算回路
１６から送出された位相記憶加工データ５０７をＤ／Ａ
変換回路９に送出する。Ｄ／Ａ変換回路９は、選択回路
８から送出されたディジタルデータをアナログ電圧に変
換して、ループフィルタ１０に送出する。ループフィル
タ１０は、Ｄ／Ａ変換回路９から送出されたアナログ電
圧の高周波成分をローパスフィルタによって減衰し、電
圧制御発振器１１に送出する。電圧制御発振器１１は、
ループフィルタ１０から送出された電圧に応じて発振周
波数を可変できる発振器であり、この発振周波数出力
を、当該ＳＤＨ装置の同期源クロック信号に関連する個
所や次段の電話交換局へ送出する送出部等と、分周器Ｍ
２に送出する。
路４から送出されたデータ５０２をＤ／Ａ変換回路９に
送出し、HOLDOVER状態においては、後述する加減算回路
１６から送出された位相記憶加工データ５０７をＤ／Ａ
変換回路９に送出する。Ｄ／Ａ変換回路９は、選択回路
８から送出されたディジタルデータをアナログ電圧に変
換して、ループフィルタ１０に送出する。ループフィル
タ１０は、Ｄ／Ａ変換回路９から送出されたアナログ電
圧の高周波成分をローパスフィルタによって減衰し、電
圧制御発振器１１に送出する。電圧制御発振器１１は、
ループフィルタ１０から送出された電圧に応じて発振周
波数を可変できる発振器であり、この発振周波数出力
を、当該ＳＤＨ装置の同期源クロック信号に関連する個
所や次段の電話交換局へ送出する送出部等と、分周器Ｍ
２に送出する。
【００２３】一方、クロック断検出回路１２は、同期源
クロック信号のクロック断検出を行い、検出結果５０４
をHOLDOVER制御回路１３に送出する。HOLDOVER制御回路
１３は、クロック断検出回路１２から送出される同期源
クロックの断検出結果５０４に従い、ラッチクロック５
０３の周期でHOLDOVER状態を表す"Ｈ"レベルに、もしく
は通常状態を表す"Ｌ"レベルとなるHOLDOVER信号５０５
を位相記憶回路７，選択回路８，加減算制御回路１５に
送出する。
クロック信号のクロック断検出を行い、検出結果５０４
をHOLDOVER制御回路１３に送出する。HOLDOVER制御回路
１３は、クロック断検出回路１２から送出される同期源
クロックの断検出結果５０４に従い、ラッチクロック５
０３の周期でHOLDOVER状態を表す"Ｈ"レベルに、もしく
は通常状態を表す"Ｌ"レベルとなるHOLDOVER信号５０５
を位相記憶回路７，選択回路８，加減算制御回路１５に
送出する。
【００２４】また、比較回路１４は、Ａ／Ｄ変換回路４
の出力データ５０２をラッチクロック５０３に基づいて
保持する事により、ラッチクロック５０３の１周期前の
データ５０２を保持する。また、データ５０２と前記比
較回路１４で保持したデータの比較を行い、比較結果に
従って不一致を表す"Ｈ"レベル、一致を表す"Ｌ"レベル
となる不一致信号と、データ５０２が前記比較回路１４
で保持したデータよりも大きい場合には"Ｈ"レベル、小
さい場合には"Ｌ"レベルとなる大小信号を加減算制御回
路１５に送出する。
の出力データ５０２をラッチクロック５０３に基づいて
保持する事により、ラッチクロック５０３の１周期前の
データ５０２を保持する。また、データ５０２と前記比
較回路１４で保持したデータの比較を行い、比較結果に
従って不一致を表す"Ｈ"レベル、一致を表す"Ｌ"レベル
となる不一致信号と、データ５０２が前記比較回路１４
で保持したデータよりも大きい場合には"Ｈ"レベル、小
さい場合には"Ｌ"レベルとなる大小信号を加減算制御回
路１５に送出する。
【００２５】さらに、加減算制御回路１５は、定常時に
は、前記比較回路１４から送出された不一致信号の"Ｈ"
レベル立ち上がり区間をラッチクロック５０３に基づい
てカウントし、不一致信号の"Ｈ"レベル立ち上がり後の
ラッチクロック５０３の立ち下がり時にカウンタの値
と、前記比較回路１４から送出された大小信号を記憶す
る。HOLDOVER時においては、不一致区間をラッチクロッ
ク５０３でカウントした記憶値に基づいて不一致信号
の"Ｈ"パルスが検出された周期と同じ周期で"Ｈ"レベル
となる制御信号を生成し、記憶した大小信号と共に加減
算回路１６に送出する。加減算回路１６は、加減算制御
回路１５から送出された大小信号の記憶値に基づいて位
相記憶回路７が記憶している位相記憶データ５０６に加
減算処理を行ったデータを生成する。
は、前記比較回路１４から送出された不一致信号の"Ｈ"
レベル立ち上がり区間をラッチクロック５０３に基づい
てカウントし、不一致信号の"Ｈ"レベル立ち上がり後の
ラッチクロック５０３の立ち下がり時にカウンタの値
と、前記比較回路１４から送出された大小信号を記憶す
る。HOLDOVER時においては、不一致区間をラッチクロッ
ク５０３でカウントした記憶値に基づいて不一致信号
の"Ｈ"パルスが検出された周期と同じ周期で"Ｈ"レベル
となる制御信号を生成し、記憶した大小信号と共に加減
算回路１６に送出する。加減算回路１６は、加減算制御
回路１５から送出された大小信号の記憶値に基づいて位
相記憶回路７が記憶している位相記憶データ５０６に加
減算処理を行ったデータを生成する。
【００２６】この時、加減算制御回路１５からの制御信
号が"Ｌ"レベルであれば位相記憶データ５０６を、"Ｈ"
レベルであれば前記加減算処理をしたデータを選択し、
選択回路８に位相記憶加工データ５０７を送出する。
号が"Ｌ"レベルであれば位相記憶データ５０６を、"Ｈ"
レベルであれば前記加減算処理をしたデータを選択し、
選択回路８に位相記憶加工データ５０７を送出する。
【００２７】図２は、本発明で追加された回路であり、
比較回路１４，加減算制御回路１５，加減算回路１６に
ついての詳細図である。比較回路１４は、Ａ／Ｄ変換回
路４でサンプリング後保持したデータ５０２をラッチク
ロック５０３に基づいて保持することで、ラッチクロッ
ク１周期前の保持データ５０２を保持するデータ記憶回
路１０１と、前記データ記憶回路１０１で保持したデー
タとデータ５０２の比較を行い、比較結果が異なる場合
は"Ｈ"レベル、同じ場合は"Ｌ"レベルの不一致信号ａを
カウンタ１０３，カウンタ記憶回路１０４，加減算記憶
回路１０６に送出し、データ５０２が前記データ記憶回
路１０１で保持したデータよりも大きい場合は"Ｈ"レベ
ル、小さい場合は"Ｌ"レベル、同じ場合にはそのまま保
持となる大小信号ｂを加減算記憶回路１０６に送出す
る。
比較回路１４，加減算制御回路１５，加減算回路１６に
ついての詳細図である。比較回路１４は、Ａ／Ｄ変換回
路４でサンプリング後保持したデータ５０２をラッチク
ロック５０３に基づいて保持することで、ラッチクロッ
ク１周期前の保持データ５０２を保持するデータ記憶回
路１０１と、前記データ記憶回路１０１で保持したデー
タとデータ５０２の比較を行い、比較結果が異なる場合
は"Ｈ"レベル、同じ場合は"Ｌ"レベルの不一致信号ａを
カウンタ１０３，カウンタ記憶回路１０４，加減算記憶
回路１０６に送出し、データ５０２が前記データ記憶回
路１０１で保持したデータよりも大きい場合は"Ｈ"レベ
ル、小さい場合は"Ｌ"レベル、同じ場合にはそのまま保
持となる大小信号ｂを加減算記憶回路１０６に送出す
る。
【００２８】また、加減算制御回路１５は、比較器１０
２から送出された不一致信号ａの"Ｈ"レベル立ち上がり
を検出し、検出区間をラッチクロック５０３に基づいて
カウントするカウンタ１０３と、カウンタのカウントア
ップ結果を記憶するカウンタ記憶回路１０４と、不一致
信号が"Ｈ"レベル立ち上がりとなる周期で"Ｈ"レベルパ
ルスを生成する制御信号発生器１０５と、比較器１０２
から送出された大小信号ｂを記憶しておく加減算記憶回
路１０６からなり、制御信号発生器１０５は、制御信号
ｄを選択器１０８に送出し、加減算記憶回路１０６は、
記憶値ｃを加減算器１０７に送出する。
２から送出された不一致信号ａの"Ｈ"レベル立ち上がり
を検出し、検出区間をラッチクロック５０３に基づいて
カウントするカウンタ１０３と、カウンタのカウントア
ップ結果を記憶するカウンタ記憶回路１０４と、不一致
信号が"Ｈ"レベル立ち上がりとなる周期で"Ｈ"レベルパ
ルスを生成する制御信号発生器１０５と、比較器１０２
から送出された大小信号ｂを記憶しておく加減算記憶回
路１０６からなり、制御信号発生器１０５は、制御信号
ｄを選択器１０８に送出し、加減算記憶回路１０６は、
記憶値ｃを加減算器１０７に送出する。
【００２９】また、加減算回路１６は、位相記憶回路７
の出力位相記憶データ５０６に加減算制御回路１５から
の記憶値ｃに従って、記憶値ｃが"Ｈ"レベルの時は位相
記憶データ５０６に１を加算し、記憶値ｃが"Ｌ"レベル
の時は位相記憶データ５０６から１を減算する加減算器
１０７と、位相記憶データ５０６と前記加減算処理した
データを制御信号ｄに従い、制御信号ｄが"Ｈ"レベルの
時は加減算処理したデータを、"Ｌ"レベルの時は位相記
憶データ５０６を選択する選択器１０８からなり、選択
器１０８は選択したデータを選択回路８に位相記憶加工
データ５０７として送出する。
の出力位相記憶データ５０６に加減算制御回路１５から
の記憶値ｃに従って、記憶値ｃが"Ｈ"レベルの時は位相
記憶データ５０６に１を加算し、記憶値ｃが"Ｌ"レベル
の時は位相記憶データ５０６から１を減算する加減算器
１０７と、位相記憶データ５０６と前記加減算処理した
データを制御信号ｄに従い、制御信号ｄが"Ｈ"レベルの
時は加減算処理したデータを、"Ｌ"レベルの時は位相記
憶データ５０６を選択する選択器１０８からなり、選択
器１０８は選択したデータを選択回路８に位相記憶加工
データ５０７として送出する。
【００３０】（本実施形態の動作） 次に、図１，図２の回路動作について、図３，図４，図
５のタイムチャートとともに説明する。同期源クロック
信号が入力され、通常時の周波数一定の定常状態時は、
位相比較回路３の位相比較信号５０１は、同期源クロッ
ク信号の周波数に応じた一定の値となっている。図３
は、Ａ／Ｄ変換回路４の動作例で、位相比較信号５０１
の"Ｈ"レベル区間Ｔ０〜Ｔ１では、発振器５のクロック
に基づきカウンタをカウントしサンプリングすること
で、ディジタル値に変換し、データ５０２の値が"ｎ"と
なる。同様に位相比較信号５０１の"Ｈ"レベル区間Ｔ'
０〜Ｔ２においても位相比較信号５０１をディジタル値
の位相情報に変換する。この時、アナログ値の位相差信
号を発振器５のクロックに基づいてサンプリングし、デ
ィジタル値に変換するので、発振器５の１クロック時間
以下の時間はカウントできない。この為、Ｔ'０〜Ｔ２
の時間はＴ'１時間までのカウントとなりデータ５０２
は"ｎ"となる。
５のタイムチャートとともに説明する。同期源クロック
信号が入力され、通常時の周波数一定の定常状態時は、
位相比較回路３の位相比較信号５０１は、同期源クロッ
ク信号の周波数に応じた一定の値となっている。図３
は、Ａ／Ｄ変換回路４の動作例で、位相比較信号５０１
の"Ｈ"レベル区間Ｔ０〜Ｔ１では、発振器５のクロック
に基づきカウンタをカウントしサンプリングすること
で、ディジタル値に変換し、データ５０２の値が"ｎ"と
なる。同様に位相比較信号５０１の"Ｈ"レベル区間Ｔ'
０〜Ｔ２においても位相比較信号５０１をディジタル値
の位相情報に変換する。この時、アナログ値の位相差信
号を発振器５のクロックに基づいてサンプリングし、デ
ィジタル値に変換するので、発振器５の１クロック時間
以下の時間はカウントできない。この為、Ｔ'０〜Ｔ２
の時間はＴ'１時間までのカウントとなりデータ５０２
は"ｎ"となる。
【００３１】よって、Ｔ'１〜Ｔ２時間は量子化誤差と
してカウントできない。同様に位相比較信号５０１の"
Ｈ"レベル、区間Ｔ"０〜Ｔ３においては、Ｔ"１時間ま
でがカウントとなりデータ５０２の値は、"ｎ"となるの
で、Ｔ"１〜Ｔ３時間は量子化誤差となる。この時の電
圧制御発振器１１の動作としては、位相比較信号５０１
のＴ０〜Ｔ１のＡ／Ｄ変換データ５０２の値"ｎ"をＤ／
Ａ変換回路９でアナログ電圧に戻し、ループフィルタ１
０を経て電圧制御発振器１１に入力して周波数を制御す
る。周波数制御された電圧制御発振器１１のクロックと
同期源クロックの位相比較信号５０１は、"Ｈ"レベル区
間Ｔ'０〜Ｔ２となる。前回同様にデータ５０２の値は"
ｎ"となり電圧制御発振器１１の出力周波数は同一とな
り、Ｔ'１〜Ｔ２時間まで量子化誤差は次のＡ／Ｄ変換
周期に累積され、位相比較信号５０１は"Ｈ"レベル、区
間Ｔ"０〜Ｔ３となる。
してカウントできない。同様に位相比較信号５０１の"
Ｈ"レベル、区間Ｔ"０〜Ｔ３においては、Ｔ"１時間ま
でがカウントとなりデータ５０２の値は、"ｎ"となるの
で、Ｔ"１〜Ｔ３時間は量子化誤差となる。この時の電
圧制御発振器１１の動作としては、位相比較信号５０１
のＴ０〜Ｔ１のＡ／Ｄ変換データ５０２の値"ｎ"をＤ／
Ａ変換回路９でアナログ電圧に戻し、ループフィルタ１
０を経て電圧制御発振器１１に入力して周波数を制御す
る。周波数制御された電圧制御発振器１１のクロックと
同期源クロックの位相比較信号５０１は、"Ｈ"レベル区
間Ｔ'０〜Ｔ２となる。前回同様にデータ５０２の値は"
ｎ"となり電圧制御発振器１１の出力周波数は同一とな
り、Ｔ'１〜Ｔ２時間まで量子化誤差は次のＡ／Ｄ変換
周期に累積され、位相比較信号５０１は"Ｈ"レベル、区
間Ｔ"０〜Ｔ３となる。
【００３２】すなわち、量子化誤差がサンプリングクロ
ックとなる発振器５の１クロック分の累積誤差となる
と、Ａ／Ｄ変換回路４でカウントされ修正される。Ａ／
Ｄ変換回路４のデータ５０２の値は"ｎ"なので、量子化
誤差が発振器５の１クロック分累積した時のＡ／Ｄ変換
回路４のデータ５０２の値は、"ｎ＋１"（または"ｎ−
１"）となる。
ックとなる発振器５の１クロック分の累積誤差となる
と、Ａ／Ｄ変換回路４でカウントされ修正される。Ａ／
Ｄ変換回路４のデータ５０２の値は"ｎ"なので、量子化
誤差が発振器５の１クロック分累積した時のＡ／Ｄ変換
回路４のデータ５０２の値は、"ｎ＋１"（または"ｎ−
１"）となる。
【００３３】この様に、同期源クロックが周波数一定で
あれば量子化誤差は同一であるので、図４のように一定
周期ｕで、Ａ／Ｄ変換回路４のデータ５０２の値に"ｎ
＋１"が出現する。
あれば量子化誤差は同一であるので、図４のように一定
周期ｕで、Ａ／Ｄ変換回路４のデータ５０２の値に"ｎ
＋１"が出現する。
【００３４】この時の比較回路１４の動作を図４（ａ）
で説明する。Ａ／Ｄ変換回路４のデータ５０２をラッチ
クロック５０３に基づいて、データ記憶回路１０１で記
憶したデータと、Ａ／Ｄ変換回路４のデータ５０２とを
比較し、違いを検出すると"Ｈ"レベルの不一致信号ａを
送出し、データ５０２がデータ記憶回路１０１で記憶し
たデータより大きいので、大小信号ｂを"Ｈ"レベルとし
て出力する。図４（ｂ）は、累積誤差のサンプリング結
果が、"ｎ−１"の場合であり、同様にデータ５０２をラ
ッチクロック５０３に基づいて、データ記憶回路１０１
で記憶したデータと、Ａ／Ｄ変換回路４のデータ５０２
を比較して、違いを検出すると"Ｈ"レベルの不一致信号
ａを送出し、データ５０２がデータ記憶回路１０１で記
憶したデータより小さいので、大小信号ｂを"Ｌ"レベル
として出力する。
で説明する。Ａ／Ｄ変換回路４のデータ５０２をラッチ
クロック５０３に基づいて、データ記憶回路１０１で記
憶したデータと、Ａ／Ｄ変換回路４のデータ５０２とを
比較し、違いを検出すると"Ｈ"レベルの不一致信号ａを
送出し、データ５０２がデータ記憶回路１０１で記憶し
たデータより大きいので、大小信号ｂを"Ｈ"レベルとし
て出力する。図４（ｂ）は、累積誤差のサンプリング結
果が、"ｎ−１"の場合であり、同様にデータ５０２をラ
ッチクロック５０３に基づいて、データ記憶回路１０１
で記憶したデータと、Ａ／Ｄ変換回路４のデータ５０２
を比較して、違いを検出すると"Ｈ"レベルの不一致信号
ａを送出し、データ５０２がデータ記憶回路１０１で記
憶したデータより小さいので、大小信号ｂを"Ｌ"レベル
として出力する。
【００３５】また、加減算制御回路１５は、比較器１０
２の不一致信号ａの"Ｌ"レベル、区間をラッチクロック
５０３に基づいてカウンタ１０３をカウントアップし、
不一致信号ａの"Ｈ"レベル立ち上がり後のラッチクロッ
ク５０３の立ち下がりでカウントした数をカウンタ記憶
回路１０４に記憶し、カウンタ１０３をクリアする。上
記と同じタイミングで比較器１０２の大小信号ｂを加減
算記憶回路１０６に記録する。
２の不一致信号ａの"Ｌ"レベル、区間をラッチクロック
５０３に基づいてカウンタ１０３をカウントアップし、
不一致信号ａの"Ｈ"レベル立ち上がり後のラッチクロッ
ク５０３の立ち下がりでカウントした数をカウンタ記憶
回路１０４に記憶し、カウンタ１０３をクリアする。上
記と同じタイミングで比較器１０２の大小信号ｂを加減
算記憶回路１０６に記録する。
【００３６】一方、同期源クロック信号がクロック断と
なった場合には、クロック断検出回路１２がクロック断
を検出し、検出結果５０４を"Ｈ"レベルとして、HOLDOV
ER制御回路１３に送出する。HOLDOVER制御回路１３は、
検出結果５０４が"Ｈ"レベルとなると、HOLDOVER信号５
０５を"Ｈ"レベルとし、位相記憶回路７，選択回路８，
加減算制御回路１５に送出する。
なった場合には、クロック断検出回路１２がクロック断
を検出し、検出結果５０４を"Ｈ"レベルとして、HOLDOV
ER制御回路１３に送出する。HOLDOVER制御回路１３は、
検出結果５０４が"Ｈ"レベルとなると、HOLDOVER信号５
０５を"Ｈ"レベルとし、位相記憶回路７，選択回路８，
加減算制御回路１５に送出する。
【００３７】つぎに、HOLDOVER信号５０５が"Ｈ"レベル
となると、位相記憶回路７，カウンタ記憶回路１０４と
加減算記憶回路１０６は、定常時に記憶した値を保持す
る動作を行い、制御信号発生器１０５は、カウンタ記憶
回路１０４で記憶した値のラッチクロック５０３の周期
で、ラッチクロック５０３の１クロック分を"Ｈ"レベル
パルスとする制御信号ｄを選択器１０８に送出する。加
減算器１０７は、位相記憶回路７で記憶した位相記憶デ
ータ５０６に加減算処理を行うもので、記憶値ｃが"Ｈ"
レベル信号で１加算、"Ｌ"レベル信号で１減算となるデ
ータ処理を行う。
となると、位相記憶回路７，カウンタ記憶回路１０４と
加減算記憶回路１０６は、定常時に記憶した値を保持す
る動作を行い、制御信号発生器１０５は、カウンタ記憶
回路１０４で記憶した値のラッチクロック５０３の周期
で、ラッチクロック５０３の１クロック分を"Ｈ"レベル
パルスとする制御信号ｄを選択器１０８に送出する。加
減算器１０７は、位相記憶回路７で記憶した位相記憶デ
ータ５０６に加減算処理を行うもので、記憶値ｃが"Ｈ"
レベル信号で１加算、"Ｌ"レベル信号で１減算となるデ
ータ処理を行う。
【００３８】また、選択器１０８は選択信号発生器１０
５の制御信号ｄが"Ｌ"レベルで位相記憶データ５０６を
そのまま選択回路８に送出し、"Ｈ"レベルで位相記憶デ
ータ５０６に加減算処理したデータを選択回路８に送出
する。
５の制御信号ｄが"Ｌ"レベルで位相記憶データ５０６を
そのまま選択回路８に送出し、"Ｈ"レベルで位相記憶デ
ータ５０６に加減算処理したデータを選択回路８に送出
する。
【００３９】図５（ａ）は、定常時の位相情報サンプリ
ング結果が、図４（ａ）の場合の一例であり、その後同
期源クロックのクロック断により、HOLDOVER状態となる
各回路の動作を示したタイムチャートであり、各回路の
動作を説明する。HOLDOVERになると、位相記憶回路７は
位相情報のデータ５０２"ｎ"を保持する動作を行う。同
様に、カウンタ記憶回路１０４は不一致信号ａの"Ｈ"レ
ベル、周期データ"６"、加減算記憶回路１０６は"Ｌ"レ
ベルの記憶値を保持する。
ング結果が、図４（ａ）の場合の一例であり、その後同
期源クロックのクロック断により、HOLDOVER状態となる
各回路の動作を示したタイムチャートであり、各回路の
動作を説明する。HOLDOVERになると、位相記憶回路７は
位相情報のデータ５０２"ｎ"を保持する動作を行う。同
様に、カウンタ記憶回路１０４は不一致信号ａの"Ｈ"レ
ベル、周期データ"６"、加減算記憶回路１０６は"Ｌ"レ
ベルの記憶値を保持する。
【００４０】つぎに、制御信号発生器１０５は、カウン
タ記憶回路１０４が保持した不一致信号ａの"Ｈ"レベ
ル、周期データ"６"を使用してラッチクロック５０３の
クロック６回に１回"Ｈ"レベルとなる制御信号ｄを生成
する。加減算器１０７は加減算記憶回路１０６の記憶値
ｃが"Ｌ"レベルより位相記憶データ５０６に１加算する
処理を行い、"ｎ＋１"のデータを選択器１０８に送出す
る。選択器１０８は、制御信号ｄが"Ｌ"レベルの時は位
相記憶データ５０６"ｎ"を選択出力し、制御信号ｄが"
Ｈ"レベルの時は位相記憶データ５０６を加算処理した
データ"ｎ＋１"を選択出力する。
タ記憶回路１０４が保持した不一致信号ａの"Ｈ"レベ
ル、周期データ"６"を使用してラッチクロック５０３の
クロック６回に１回"Ｈ"レベルとなる制御信号ｄを生成
する。加減算器１０７は加減算記憶回路１０６の記憶値
ｃが"Ｌ"レベルより位相記憶データ５０６に１加算する
処理を行い、"ｎ＋１"のデータを選択器１０８に送出す
る。選択器１０８は、制御信号ｄが"Ｌ"レベルの時は位
相記憶データ５０６"ｎ"を選択出力し、制御信号ｄが"
Ｈ"レベルの時は位相記憶データ５０６を加算処理した
データ"ｎ＋１"を選択出力する。
【００４１】これにより、選択回路８からは定常時と同
じ周期ｕごとに"ｎ＋１"のデータが出力される。
じ周期ｕごとに"ｎ＋１"のデータが出力される。
【００４２】図５（ｂ）は、定常時の位相情報サンプリ
ング結果が、図４（ｂ）の場合の一例であり、その後、
同期源クロックのクロック断により、HOLDOVER状態とな
る各回路の動作を示したタイムチャートであり、各回路
の動作を説明する。HOLDOVERになると、位相記憶回路７
は位相情報のデータ５０２"ｎ"を保持する動作を行う。
同様にカウンタ記憶回路１０４は不一致信号ａの"Ｈ"レ
ベル、周期データ"６"、加減算記憶回路１０６は"Ｈ"レ
ベルの記憶値を保持する。
ング結果が、図４（ｂ）の場合の一例であり、その後、
同期源クロックのクロック断により、HOLDOVER状態とな
る各回路の動作を示したタイムチャートであり、各回路
の動作を説明する。HOLDOVERになると、位相記憶回路７
は位相情報のデータ５０２"ｎ"を保持する動作を行う。
同様にカウンタ記憶回路１０４は不一致信号ａの"Ｈ"レ
ベル、周期データ"６"、加減算記憶回路１０６は"Ｈ"レ
ベルの記憶値を保持する。
【００４３】つぎに、制御信号発生器１０５は、カウン
タ記憶回路１０４が保持した不一致信号ａの"Ｈ"レベル
周期データ"６"を使用してラッチクロック５０３のクロ
ック６回に１回"Ｈ"レベルとなる制御信号ｄを生成す
る。加減算器１０７は加減算記憶回路１０６の記憶値ｃ
が"Ｈ"レベルより位相記憶データ５０６に１減産する処
理を行い、"ｎ−１"のデータを選択器１０８に送出す
る。選択器１０８は、制御信号ｄが"Ｌ"レベルの時は、
位相記憶データ５０６"ｎ"を選択出力し、制御信号ｄ
が"Ｈ"レベルの時は、位相記憶データ５０６を加算処理
したデータ"ｎ−１"を選択出力する。
タ記憶回路１０４が保持した不一致信号ａの"Ｈ"レベル
周期データ"６"を使用してラッチクロック５０３のクロ
ック６回に１回"Ｈ"レベルとなる制御信号ｄを生成す
る。加減算器１０７は加減算記憶回路１０６の記憶値ｃ
が"Ｈ"レベルより位相記憶データ５０６に１減産する処
理を行い、"ｎ−１"のデータを選択器１０８に送出す
る。選択器１０８は、制御信号ｄが"Ｌ"レベルの時は、
位相記憶データ５０６"ｎ"を選択出力し、制御信号ｄ
が"Ｈ"レベルの時は、位相記憶データ５０６を加算処理
したデータ"ｎ−１"を選択出力する。
【００４４】これにより、選択回路８からは、定常時と
同じ周期ｕごとに"ｎ−１"のデータが出力される。
同じ周期ｕごとに"ｎ−１"のデータが出力される。
【００４５】（本実施形態の第２の動作） 図１において、定常時（クロック断検出回路１２が同期
源クロックのクロック断を検出していない場合）には、
位相記憶回路７は、Ａ／Ｄ変換回路４において発振器５
の出力クロック５０８で、位相比較信号５０１をサンプ
リングし、ディジタル位相情報５０２を、位相比較周波
数のラッチクロック５０３で保持する。比較回路１４
は、ラッチクロック５０３で保持したＡ／Ｄ変換回路４
の出力データ５０２と、１周期前のラッチクロック５０
３で保持したデータ５０２を比較し、比較結果が不一致
の場合に"Ｈ"レベルとなる不一致信号と、Ａ／Ｄ変換回
路４で保持されたデータ５０２が前記保持したデータよ
りも大きい場合は"Ｈ"レベルとなる大小信号を加減算制
御回路１５に送出する。
源クロックのクロック断を検出していない場合）には、
位相記憶回路７は、Ａ／Ｄ変換回路４において発振器５
の出力クロック５０８で、位相比較信号５０１をサンプ
リングし、ディジタル位相情報５０２を、位相比較周波
数のラッチクロック５０３で保持する。比較回路１４
は、ラッチクロック５０３で保持したＡ／Ｄ変換回路４
の出力データ５０２と、１周期前のラッチクロック５０
３で保持したデータ５０２を比較し、比較結果が不一致
の場合に"Ｈ"レベルとなる不一致信号と、Ａ／Ｄ変換回
路４で保持されたデータ５０２が前記保持したデータよ
りも大きい場合は"Ｈ"レベルとなる大小信号を加減算制
御回路１５に送出する。
【００４６】つぎに、加減算制御回路１５は、比較回路
１４からの不一致信号の"Ｈ"レベル立ち上がり区間の時
間をラッチクロック５０３に基づいて計測し、比較結果
の大小信号と共に記憶しておく。
１４からの不一致信号の"Ｈ"レベル立ち上がり区間の時
間をラッチクロック５０３に基づいて計測し、比較結果
の大小信号と共に記憶しておく。
【００４７】前記クロック断検出回路１２にて同期源ク
ロックの断を検出した場合には、HOLDOVER制御回路１３
がHOLDOVER信号５０５を"Ｈ"レベルとし、選択回路８の
出力を位相記憶回路７及び加減算回路１６を経由した位
相記憶加工データ５０７に切替える。
ロックの断を検出した場合には、HOLDOVER制御回路１３
がHOLDOVER信号５０５を"Ｈ"レベルとし、選択回路８の
出力を位相記憶回路７及び加減算回路１６を経由した位
相記憶加工データ５０７に切替える。
【００４８】つぎに、加減算制御回路１５は、定常時に
記憶した不一致信号の"Ｈ"レベルパルス立ち上がり周期
に同期する"Ｈ"レベルパルスとなる制御信号と、大小信
号の記憶結果を加減算回路１６に送出する。加減算回路
１６は、加減算制御回路１５からの大小信号の記憶結果
から位相記憶回路７が記憶した位相記憶データ５０６に
加減算処理を行ったデータを生成する。また、制御信
号"Ｌ"レベルでは位相記憶回路７から入力したデータを
選択し、"Ｈ"レベルでは加減算処理を行ったデータを選
択して選択回路８に送出する。
記憶した不一致信号の"Ｈ"レベルパルス立ち上がり周期
に同期する"Ｈ"レベルパルスとなる制御信号と、大小信
号の記憶結果を加減算回路１６に送出する。加減算回路
１６は、加減算制御回路１５からの大小信号の記憶結果
から位相記憶回路７が記憶した位相記憶データ５０６に
加減算処理を行ったデータを生成する。また、制御信
号"Ｌ"レベルでは位相記憶回路７から入力したデータを
選択し、"Ｈ"レベルでは加減算処理を行ったデータを選
択して選択回路８に送出する。
【００４９】これにより、加減算制御回路１５で記憶し
た不一致信号の周期に基づき、位相記憶回路７が記憶し
ていたデータと加減算回路１６で加減算処理したデータ
で電圧制御発振器１１を制御する。
た不一致信号の周期に基づき、位相記憶回路７が記憶し
ていたデータと加減算回路１６で加減算処理したデータ
で電圧制御発振器１１を制御する。
【００５０】本発明による位相保持回路は、クロック断
時のHOLDOVER時に位相記憶データを制御することにより
出力クロックのＭＴＩＥを小さくするものである。
時のHOLDOVER時に位相記憶データを制御することにより
出力クロックのＭＴＩＥを小さくするものである。
【００５１】［第２の実施形態］ 次に、本発明の第２の実施形態について、図面を参照し
て詳細に説明する。図７，図８は、本発明の実施形態に
よる位相保持回路のブロック図と、従来例の図１１と図
７との相違個所を詳細にしブロック図である。なお、第
１の実施形態による図１の構成と同じ部分の説明は、同
一符号で示し、重複する説明は省略する。
て詳細に説明する。図７，図８は、本発明の実施形態に
よる位相保持回路のブロック図と、従来例の図１１と図
７との相違個所を詳細にしブロック図である。なお、第
１の実施形態による図１の構成と同じ部分の説明は、同
一符号で示し、重複する説明は省略する。
【００５２】図７及び図８において、サンプリング制御
回路１７は、第１の実施形態と同様に、カウンタ１０３
で、比較器１０２の不一致信号ａの"Ｌ"レベル区間をラ
ッチクロック５０３に基づいて、カウンタ１０３をカウ
ントアップし、不一致信号ａの"Ｈ"レベル、かつラッチ
クロック５０３立ち下がりでカウントした数をカウンタ
記憶回路１０４に記憶する。カウンタ記憶回路１０４で
記憶した値ｅは、位相記憶回路１８の記憶制御回路１０
９に送出される。位相記憶回路１８は、第１の実施形態
の位相記憶回路７と異なり、Ｘ（Ｘ≧２）サンプル記憶
回路１１０を持ち、記憶制御回路１０９からの信号によ
り記憶できるサンプル数が可変できるもので、Ｘラッチ
クロック分のデータ５０２の記憶ができる。
回路１７は、第１の実施形態と同様に、カウンタ１０３
で、比較器１０２の不一致信号ａの"Ｌ"レベル区間をラ
ッチクロック５０３に基づいて、カウンタ１０３をカウ
ントアップし、不一致信号ａの"Ｈ"レベル、かつラッチ
クロック５０３立ち下がりでカウントした数をカウンタ
記憶回路１０４に記憶する。カウンタ記憶回路１０４で
記憶した値ｅは、位相記憶回路１８の記憶制御回路１０
９に送出される。位相記憶回路１８は、第１の実施形態
の位相記憶回路７と異なり、Ｘ（Ｘ≧２）サンプル記憶
回路１１０を持ち、記憶制御回路１０９からの信号によ
り記憶できるサンプル数が可変できるもので、Ｘラッチ
クロック分のデータ５０２の記憶ができる。
【００５３】ここで、定常時には、図９（ａ）の様にカ
ウンタ記憶回路１０４で、カウンタ１０３でカウントさ
れた結果"６"の記憶値ｅを、記憶制御回路１０９に送出
する。記憶制御回路１０９は、記憶値ｅが"６"であるこ
とから、Ｘサンプル記憶回路１１０の記憶できるサンプ
ル数を"６"となるように制御して、Ａ／Ｄ変換回路４で
位相比較信号５０１をサンプリングし、保持したデータ
５０２を、図９のように、６ラッチクロック分のデータ
５０２を記憶する。同期源クロック信号がクロック断と
なり、HOLDOVER状態となる場合には、カウンタ記憶回路
１０４とＸサンプル記憶回路１１０は、いままで記憶し
たデータを保持する。この例を図９（ｂ）に示す。カウ
ンタ記憶回路１０４の記憶値"６"を用いて、位相記憶回
路１８内部のＸサンプル記憶回路１１０は、記憶してい
る６ラッチクロック分の記憶データを記憶順に位相記憶
データ５０９として繰り返し送出する。この実施形態の
利点は加減算器１０７の構成か不要となるので、位相保
持回路を簡易化できる利点がある。
ウンタ記憶回路１０４で、カウンタ１０３でカウントさ
れた結果"６"の記憶値ｅを、記憶制御回路１０９に送出
する。記憶制御回路１０９は、記憶値ｅが"６"であるこ
とから、Ｘサンプル記憶回路１１０の記憶できるサンプ
ル数を"６"となるように制御して、Ａ／Ｄ変換回路４で
位相比較信号５０１をサンプリングし、保持したデータ
５０２を、図９のように、６ラッチクロック分のデータ
５０２を記憶する。同期源クロック信号がクロック断と
なり、HOLDOVER状態となる場合には、カウンタ記憶回路
１０４とＸサンプル記憶回路１１０は、いままで記憶し
たデータを保持する。この例を図９（ｂ）に示す。カウ
ンタ記憶回路１０４の記憶値"６"を用いて、位相記憶回
路１８内部のＸサンプル記憶回路１１０は、記憶してい
る６ラッチクロック分の記憶データを記憶順に位相記憶
データ５０９として繰り返し送出する。この実施形態の
利点は加減算器１０７の構成か不要となるので、位相保
持回路を簡易化できる利点がある。
【００５４】
【効果の説明】本発明によれば、HOLDOVERであっても、
定常時と同じ様に、位相を修正するので、ＭＴＩＥの動
きは、図６の様になり、従来よりも小さくなるので、同
期源クロック信号喪失時のHOLDOVER動作において、ＭＴ
ＩＥを抑圧できることである。
定常時と同じ様に、位相を修正するので、ＭＴＩＥの動
きは、図６の様になり、従来よりも小さくなるので、同
期源クロック信号喪失時のHOLDOVER動作において、ＭＴ
ＩＥを抑圧できることである。
【００５５】また、従来はHOLDOVER時でのＭＴＩＥを抑
えるため、量子化誤差を小さくする為には、Ａ／Ｄ変
換,Ｄ／Ａ変換のビット数を増やし、回路を高速で動作
させる必要があったが、本発明により、Ａ／Ｄ変換、Ｄ
／Ａ変換のビット数を従来よりも減らすことができ、回
路の低速動作が可能となるので、回路の簡易化ができ
る。
えるため、量子化誤差を小さくする為には、Ａ／Ｄ変
換,Ｄ／Ａ変換のビット数を増やし、回路を高速で動作
させる必要があったが、本発明により、Ａ／Ｄ変換、Ｄ
／Ａ変換のビット数を従来よりも減らすことができ、回
路の低速動作が可能となるので、回路の簡易化ができ
る。
【図１】本発明の第１の実施形態による位相保持回路の
ブロック図である。
ブロック図である。
【図２】本発明の第１の実施形態による位相保持回路の
詳細なブロック図である。
詳細なブロック図である。
【図３】本発明の第１の実施形態による位相保持回路の
タイミングチャートである。
タイミングチャートである。
【図４】本発明の第１の実施形態による位相保持回路の
タイミングチャートである。
タイミングチャートである。
【図５】本発明の第１の実施形態による位相保持回路の
タイミングチャートである。
タイミングチャートである。
【図６】本発明の第１の実施形態によるＭＴＩＥの特性
図である。
図である。
【図７】本発明の第２の実施形態による位相保持回路の
ブロック図である。
ブロック図である。
【図８】本発明の第２の実施形態による位相保持回路の
詳細なブロック図である。
詳細なブロック図である。
【図９】本発明の第２の実施形態による位相保持回路の
タイミングチャートである。
タイミングチャートである。
【図１０】従来例によるＭＴＩＥの特性図である。
【図１１】従来例の位相保持回路のブロック図である。
【図１２】従来例の位相保持回路のＭＴＩＥの特性図で
ある。
ある。
１ 分周器Ｎ ２ 分周器Ｍ ３ 位相比較回路 ４ Ａ／Ｄ変換回路 ５ 発振器 ６ タイミング生成回路 ７ 位相記憶回路 ８ 選択回路 ９ Ｄ／Ａ変換回路 １０ ループフィルタ １１ 電圧制御発振器 １２ クロック断検出回路 １３ HOLDOVER １４ 比較回路 １５ 加減算制御回路 １６ 加減算回路 １７ サンプリング制御回路 １８ 位相記憶回路 １０１ データ記憶回路 １０２ 比較器 １０３ カウンタ １０４ カウンタ記憶回路 １０５ 制御信号発生器 １０６ 加減算記憶回路 １０７ 加減算器 １０８ 選択器 １０９ 記憶制御回路 １１０ Ｘサンプル記憶回路
フロントページの続き (56)参考文献 特開 昭51−99961（ＪＰ，Ａ) 特開 昭52−25551（ＪＰ，Ａ) 特開 昭64−61120（ＪＰ，Ａ) 特開 平２−100518（ＪＰ，Ａ) 特開 平２−312318（ＪＰ，Ａ) 特開 平３−30518（ＪＰ，Ａ) 特開 平１−309515（ＪＰ，Ａ) 特開 平１−236819（ＪＰ，Ａ) 特開 平９−238070（ＪＰ，Ａ) 実開 平３−90532（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03L 7/14
Claims (6)
- 【請求項１】 ＳＤＨ装置の同期源クロック信号と電圧
制御発振器の出力とを位相比較する位相比較回路と、該
位相比較回路の出力をＡ／Ｄ変換するＡ／Ｄ変換回路
と、前記Ａ／Ｄ変換回路でサンプリングするサンプル信
号を生成する発振器と、前記Ａ／Ｄ変換回路のデジタル
出力を記憶する位相記憶回路と、前記Ａ／Ｄ変換回路の
デジタル出力と前記位相記憶回路の出力データとのいず
れかを選択する選択回路と、該選択回路の出力をＤ／Ａ
変換するＤ／Ａ変換回路と、該Ｄ／Ａ変換回路の出力の
低域を通過するループフィルタと、該ループフィルタの
出力を供給される前記電圧制御発振器と、前記同期源ク
ロック信号からクロック断を検出するクロック断検出回
路と、該クロック断検出回路に検出されたクロック断信
号を入力して前記供給して前記位相記憶回路への記憶を
指示し前記選択回路に前記位相記憶回路の出力データを
選択指示するHOLDOVER制御回路と、前記発振器の出力に
基づいて前記Ａ／Ｄ変換回路と前記位相記憶回路と前記
選択回路とHOLDOVER制御回路にタイミング信号を供給す
るタイミング生成回路とを具備する位相保持回路におい
て、 前記位相記憶回路の出力データを加減算して前記選択回
路に供給する加減算回路と、前記タイミング信号と前記
Ａ／Ｄ変換器の出力とを比較する比較回路と、該比較回
路の結果に基づいて駆動され前記加減算回路を制御する
加減算制御回路とを備えたことを特徴とする位相保持回
路。 - 【請求項２】 前記比較回路は、前記タイミング信号に
基いて前記Ａ／Ｄ変換器の出力を記憶するデータ記憶回
路と、前記データ記憶回路の出力と前記Ａ／Ｄ変換器の
出力とを比較する比較器とからなることを特徴とする請
求項１に記載の位相保持回路。 - 【請求項３】 前記加減算制御回路は、前記比較器の出
力期間の前記タイミング信号をカウントするカウンタ
と、該カウンタのカウント値を記憶するカウンタ記憶回
路と、前記比較器の出力と前記タイミング信号を前記HO
LDOVER制御回路の出力に応じて記憶する加減算記憶回路
と、前記HOLDOVER制御回路の出力と前記タイミング信号
に応じて前記カウンタ記憶回路の出力をトリガーとして
前記加減算回路に制御信号を発生する制御信号発生器と
からなることを特徴とする請求項２に記載の位相保持回
路。 - 【請求項４】 ＳＤＨ装置の同期源クロック信号と電圧
制御発振器の出力とを位相比較する位相比較回路と、該
位相比較回路の出力をＡ／Ｄ変換するＡ／Ｄ変換回路
と、前記Ａ／Ｄ変換回路でサンプリングするサンプル信
号を生成する発振器と、前記Ａ／Ｄ変換回路のデジタル
出力を記憶する位相記憶回路と、前記Ａ／Ｄ変換回路の
デジタル出力と前記位相記憶回路の出力データとのいず
れかを選択する選択回路と、該選択回路の出力をＤ／Ａ
変換するＤ／Ａ変換回路と、該Ｄ／Ａ変換回路の出力の
低域を通過するループフィルタと、該ループフィルタの
出力を供給される前記電圧制御発振器と、前記同期源ク
ロック信号からクロック断を検出するクロック断検出回
路と、該クロック断検出回路に検出されたクロック断信
号を入力して前記供給して前記位相記憶回路への記憶を
指示し前記選択回路に前記位相記憶回路の出力データを
選択指示するHOLDOVER制御回路と、前記発振器の出力に
基づいて前記Ａ／Ｄ変換回路と前記位相記憶回路と前記
選択回路とHOLDOVER制御回路にタイミング信号を供給す
るタイミング生成回路とを具備する位相保持回路におい
て、 前記Ａ／Ｄ変換回路のデジタル出力と前記タイミング信
号とを比較する比較回路と、前記比較回路の出力と前記
HOLDOVER制御回路の出力に応じて前記位相記憶回路へサ
ンプリング信号を出力するサンプリング制御回路とを備
えたことを特徴とする位相保持回路。 - 【請求項５】 前記サンプリング制御回路は、前記タイ
ミング信号を前記比較回路の出力に応じてカウントする
カウンタと、前記カウンタのカウント値を前記タイミン
グ信号と前記HOLDOVER制御回路の出力とに応じて記憶す
るカウンタ記憶回路とからなることを特徴とする請求項
４に記載の位相保持回路。 - 【請求項６】 請求項１乃至５のいずれか１項に記載の
位相保持回路において、前記同期源クロック信号のクロ
ック断時にクロック断以前の位相状態を保持するディジ
タルデータを制御することによりＭＴＩＥ(Maximum Tim
e Interval Error)を小さくすることを特徴とする位相
保持回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05503098A JP3214669B2 (ja) | 1998-03-06 | 1998-03-06 | 位相保持回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05503098A JP3214669B2 (ja) | 1998-03-06 | 1998-03-06 | 位相保持回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11261415A JPH11261415A (ja) | 1999-09-24 |
| JP3214669B2 true JP3214669B2 (ja) | 2001-10-02 |
Family
ID=12987278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05503098A Expired - Fee Related JP3214669B2 (ja) | 1998-03-06 | 1998-03-06 | 位相保持回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3214669B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303948B1 (en) | 1996-02-29 | 2001-10-16 | Kabushiki Kaisha Toshiba | Pad layout and lead layout in semiconductor device |
| US6310815B1 (en) | 1997-10-31 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | Multi-bank semiconductor memory device suitable for integration with logic |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5270524B2 (ja) * | 2009-12-10 | 2013-08-21 | 富士通テレコムネットワークス株式会社 | クロック位相同期回路 |
| WO2016093004A1 (ja) * | 2014-12-08 | 2016-06-16 | 古野電気株式会社 | 基準信号発生装置 |
-
1998
- 1998-03-06 JP JP05503098A patent/JP3214669B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303948B1 (en) | 1996-02-29 | 2001-10-16 | Kabushiki Kaisha Toshiba | Pad layout and lead layout in semiconductor device |
| US6617622B2 (en) | 1996-02-29 | 2003-09-09 | Kabushiki Kaisha Toshiba | Pad layout and lead layout in semiconductor device having a center circuit |
| US6310815B1 (en) | 1997-10-31 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | Multi-bank semiconductor memory device suitable for integration with logic |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11261415A (ja) | 1999-09-24 |
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