JPH08204666A - 制御回路付き伝送システム及び比較器付き制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 低周波位相信号の低減を行わせる伝送システ
ムを提供すること。 【構成】 第１入力信号及び第２入力信号の比較のため
の比較器（１８，１９，２０；２５ー２９；４６；５０
〜５２，５７ー６０）を有する制御回路付き伝送システ
ムにおいて、低周波位相誤差の低減を行わせるため、前
記比較器（１８，１９，２０；２５ー２９；４６；５０
〜５２，５７ー６０）は、第１入力信号から算出された
第１比較信号及び／又は第２入力信号から導出された第
２比較信号の状態変化又は両比較信号の組合せにより生
じる出力信号の状態変化を補助信号により指示された時
点にて行わせるため設けられており、前記補助信号の周
波数は変化さるべき信号の周波数とは差異（偏差）を有
していること。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、制御回路付き伝送
システムであって、前記制御回路は第１入力信号及び第
２入力信号の比較のための比較器を有するものに関す
る。

【０００２】

【従来の技術】そのような伝送システムは例えば同期デ
ジタルハイアラーキ（ＳＤＨ）の信号の伝送に用いられ
得る。ここにおいて、例えばマルチプレクサにおいて種
々のプレシオクロナス又は同期信号（例えばＳＴＭ−１
信号）は１つのＳＴＭ−１６信号（ＳＴＭ＝Ｓｙｎｃｈ
ｒｏｎｏｕｓ Ｔｒａｎｓｐｏｒｔ Ｍｏｄｕｌｅ）に
まとめられる。ここでマルチプレクサではその都度同期
化装置にて到来信号と送出信号との間でクロック整合が
行われる。クロック整合のために必要なスタッフィング
はポインタバイトを用いて実施される。そのようなスタ
ッフィング過程は同期デジタルハイアラーキにてポイン
タアクションとも称される。

【０００３】次いで、伝送システムのデマルチプレクサ
では同期分離回路を用いてプレシオクロナス又は同期信
号が再生される。フレーム構造及びポインタアクション
に基づき伝送システムの入力信号と出力信号との間で位
相誤差が生じる。

【０００４】上記の伝送システムはＥＰ０５０７３８５
Ａ２又は論文”Ｎｅｔｗｏｒｋ ｓｙｎｃｈｒｏｎｉｚ
ａｔｉｏｎ−Ａ Ｃｈａｌｌｅｎｇｅ ｆｏｒ ＳＤＨ
／ＳＯＮＥＴ？”ｂｙ Ｍ．Ｊ．Ｋｌｅｉｎ ａｎｄ
Ｒ．Ｕｒｂａｎｓｋｙ，ＩＥＥＥ Ｃｏｍｍｕｎｉｃａ
ｔｉｏｎｓ Ｍａｇａｚｉｎｅ，Ｓｅｐｔｅｍｂｅｒ１
９９３，ｖｏｌ．３１，ｎｏ．９、ｐａｇｅｓ ４２
ｔｏ ５０・から公知である。ここでは同時デジタルハ
イアラーキの同期化された信号（ＳＴＭ−１）が読出ク
ロック信号に適合される。読出クロック信号は少なくと
も１つの比較器（位相検出器）、制御器、可制御発振器
を有する第１制御回路（ＰＬＬ）により生ぜしめられ
る。第１比較器には発信器信号（読出クロック信号）及
び例えば制御信号が伝送システムのネットワークマネー
ジメントシステムにより供給される。

【０００５】読出クロック信号への同期化された信号の
クロック整合のためスタッフィング値がポインタ（ポイ
ンタアクション）で処理される。クロック整合のためバ
ッファメモリが使用され、これは書込カウンタ及び読出
カウンタにより制御される。書込カウンタはデータ解析
器（ポインターインタープリタ）により制御され、該解
析器は同期化された到来信号中に含まれているスタッフ
ィング値を求める。読出カウンタは制御回路の構成部分
であり、上記制御回路は減算器、ＬＰＦ，スタッフィン
グ判別（判定）回路、データ発生器（ポインタ発生器）
からなる。スタッフィング判別（判定）回路中には積分
器が設けられており、該積分器はジッタスペクトルを比
較的高周波領域へシフトする（ジッタは比較的高周波の
位相誤差である。）。低周波位相誤差は上記手段によっ
ては抑圧され得ない。

【０００６】スタッフィング判別（判定）回路は正のス
タッフィング値を形成する（積分器により形成された値
が正のスタッフィング値を越えた場合）。積分器により
生成された値が負のスタッフィング値を下回ると、スタ
ッフィング判別（判定）得回路により負のスタッフィン
グ値が形成される。データ発生器は送出信号に対するポ
インタ値を生成し、読出カウンタをスタッフィング値及
びＳＴＭ−１フレームに依存して制御する。読出カウン
タは正のスタッフィング判別（判定）回路にてストップ
（停止）される。負のスタッフィング判別（判定）別で
は読出カウンタは１つのフレーム（間）中１データバイ
ト分比較的速くカウントのためイネーブルする。

【０００７】

【発明が解決しようとする課題】本発明の課題とすると
ころは、低周波位相誤差の低減を行わせる伝送システム
を提供することである。

【０００８】

【課題を解決するための手段】上記課題の解決のため本
発明によれば、制御回路付き伝送システムであって、、
前記制御回路は比較のための比較器を有するものにおい
て、前記比較器は、第１入力信号から算出された比較信
号及び／又は第２入力信号から導出された比較信号の状
態変化又は両比較信号の組合せにより生じる出力信号の
状態変化を補助信号により指示された時点にて行わせる
ため設けられており、前記補助信号は変化さるべき信号
の周波数とは偏差を有しているのである。

【０００９】本発明の伝送システムには比較器にて処理
された１つ又は複数の信号の状態変化のため補助信号が
供給される。比較器は制御回路の構成部分であり得、例
えば発振器信号又は読出カウンタの制御のためのスタッ
フィング値の生成のための制御回路であり得る。第１又
は第２の比較信号は例えばコーディングにより第１又は
第２入力信号から形成され得る。比較信号は入力信号と
一致していても（同じでも）よい。入力信号のコーディ
ングは例えばカウンタを用いて行われ得る。カウンタの
１つ又は複数の１ービット（Ｂｉｔ）ー出力信号又は１
つの１ービット（Ｂｉｔ）ー出力信号は１つの比較信号
を形成する。要するに当該カウンタはカウンタの１ーＢ
ｉｔー出力側から１つのシリアル（直列的）信号を供給
するか、それとも並列信号としてのカウンタの各１ーＢ
ｉｔー出力側から１つ又は複数のシリアル（直列）信号
を供給する。

【００１０】補助信号によっては第１及び第２比較信号
において、又は第１比較信号においてのみ状態変化が実
施される。状態変化は第１、第２比較信号の代わりに両
比較信号の組合せにより形成された信号においても行わ
れ得る。当該信号は例えば比較器の出力信号である。

【００１１】信号の状態変化とは例えば、パルス 又は
パルス休止期間の延長又は短縮又は信号におけるパルス
の逓信又はディンターリーブ（補助信号により定まる所
定時点での）謂である。補助信号の周波数は変化さるべ
き信号の周波数とは差異（偏差）が存する。

【００１２】本発明の手段によっては低周波及び場合に
より比較的高周波の位相誤差が低減される、それという
のは補助信号から影響作用を受ける入力信号と位相誤差
との間の依存性（関係性）が低減されるからである。位
相誤差は次ぎのように変化される、即ち、伝送システム
内に存在している回路素子により位相誤差が低減される
ように変化される。そのような回路素子は例えば制御回
路におけるフィルタ、又は伝送システムのデマルチプレ
クサにおける同期分離回路における制御回路である。

【００１３】比較器（これは例えば発振器信号生成のた
めの構成部分である）は第１の変換回路及び比較カウン
タを有する。ここにおいて、本発明の発展形態によれ
ば、上記比較器は下記を有する、即ち、第１入力信号及
び補助信号の供給のため及び状態変化された第１比較信
号の形成のため第１変換器回路及び／又は第２入力信号
及び補助信号の供給のため及び状態変化された第２比較
信号の形成のため、比較カウンタを有し、該比較カウン
タは下記のため設けられている、即ち第１変換器回路に
より生成された状態変化された第１の比較信号をそれの
イネーブル入力側にて受け取るため第２の比較信号とし
て第２入力信号をそれの第１入力信号にて受け取るた
め、又は第１比較信号として第１入力信号をそれのイネ
ーブル入力側にて受け取るため第２変化回路により生成
された第２比較信号をそれのクロック入力側にて受け取
るため、又は第１変換器回路により生成された第１の比
較信号をそれのイネーブル入力側にて受け取るため、そ
して、第２変換器回路により第２比較信号をそれのクロ
ック入力側にて受け取るため設けられているのである。
上記比較器は組合された比較信号において状態変化を惹
起し得ない。上記比較器は同期化回路の制御回路にて、
又は同期分離回路にて使用され得る。

【００１４】本発明の発展形態によれば、受信信号から
状態変化された比較信号の形成のため変換器回路が設け
られており、上記入力入力信号は平均的に当該の状態変
化された比較信号の周波数と等しい周波数又は逓倍周波
数を有し、そして、上記信号のエッジは大部分、上記の
状態変化された信号のエッジに対してずらされているの
である。要するに、変換器回路では同様に分周及び位相
変調が実施される。

【００１５】本発明の発展形態によれば、１つの変換器
回路に第１及び第２カウンタ、第１ＦＦ及びアンドゲー
トが設けられており、」上記第１カウンタは入力信号の
受信のため及び当該カウンタの第１ビット出力信号から
比較信号を送出するため設けられており、前記、第１Ｆ
Ｆは補助信号をそれのクロック入力側にて受信するため
おＹＴＯＢＩアンドゲートから送出された信号をＦＦ入
力側にて受信するため設けられており、前記信号は比較
信号と、第２カウンタからのキャリイ信号との組合せ信
号を成しており、前記第２カウンタは下記のため設けら
れている、即ち、受け取るため、第１ＦＦの反転出力信
号をそれのイネーブル入力側にて受け取るため、キャリ
イ信号をそれのキャリイ出力側から供給するため、及び
第２カウンタの１ビット出力側から１つの状態変化され
た比較信号の供給を行うため設けられているのである。

【００１６】第１カウンタは入力信号を比較信号へ変換
するためのコーダである。比較信号の状態変化は第１Ｆ
Ｆ、アンドゲート、第２カウンタで実施される。

【００１７】本発明の比較器の発展形態によれば、前記
比較信器は第３、第４カウンタ及び第１、第２適合化回
路並びに減算器を有し、前記第３カウンタは第１入力信
号の受信のため、及び第１比較信号として第３カウンタ
の出力信号の供給のため設けられており、前記第４カウ
ンタの出力信号の供給のため、設けられており、前記第
１、第２適合化回路はそれぞれ補助信号及び第１、第２
比較信号の受信のため及び第１、第２比較信号の状態変
化のため設けられており、前記減算器はそれぞれ前記両
適合化回路の出力側と接続されているのである。上記比
較器は発振器信号の生成ための位相制御回路にて、又は
スタッフィングー又はデスタッフィング過程の制御のた
めの制御回路中にて使用され得る。

【００１８】当該適合化回路は比較信号を補助信号と同
期化するため用いられる。このために本発明の発展形態
によれば、適合化回路は供給された値の一時記憶メモリ
のため第１の一時記憶メモリを有し、該一時記憶メモリ
のクロック入力側は補助信号の受信のため設けられてい
るのである。さらに次のような発展形態が可能である、
即ち、制御回路は到来信号と送出信号との間の位相変動
及び／又は周波数変動の補償調整のための同期化回路の
構成部分であり、書込カウンタとして構成された第３カ
ウンタはバッファメモリ内に書き込るべきデータに対す
る読出アドレスのため設けられ、読出カウンタとして構
成された第４カウンタはバッファメモリから読出さるべ
きデータに対する読出アドレスの生成のため設けられて
おり、減算器は制御器へそれの出力Ｂ信号の供給のため
設けられており、前記制御器は制御回路内に設けらてい
る読出カウンタの制御に用いられるのである。当該の書
込及び読出カウンタはその都度入力信号から導出された
又はコーディング化された比較信号をそれぞれの適合化
回路に供給する。書込アドレスのシーケンスは第１比較
信号を形成し、読出アドレスのシーケンスは第２の比較
信号を形成する。

【００１９】減算器（これは書込及び読出カウンタ及び
適合化回路と同様に比較器の構成部分である）は制御に
対する出力信号を形成する。本発明の更なる発展形態に
よれば、前記制御器は減算器の出力信号を受信するＬＰ
Ｆと、スタッフィングとデータ発生器とを有し、前記ス
タッフィング判別（判定）回路はＬＰＦの出力信号の評
価のためと、データ発生器へスタッフィング供給のため
設けられており、前記データ発生器はスタッフィングア
クションの制御のため設けられている のである。当該
のＬＰＦは補助信号により変化される位相誤差を低減さ
せなければならない。

【００２０】本発明の発展形態によれば、前記制御器は
減算器の出力信号を受信するＬＰＦと、スタッフィング
とデータ発生器とを有し、前記スタッフィング判別（判
定）回路はＬＰＦの出力信号の評価のためと、データ発
生器へスタッフィング供給のため設けられており、前記
データ発生器はスタッフィングアクションの制御のため
設けられている のである。当該のＬＰＦは補助信号に
より変化される位相誤差を低減させなければならないの
である。データ発生器はフレーム計数によるスタッフィ
ングアクションの時点を決定する。スタッフィングアク
ションの際読出カウンタはデータ発生器により相応に制
御される。スタッフィング情報はデータ発生器により形
成されたポインタ値によりフレーム中の所定個所で送信
信号中に挿入される。

【００２１】到来信号の際にもポインタ値は書込カウン
タの制御のため評価されねばならい。このために、本発
明の発展形態によれば、前記同期化回路は到来データの
分析のためと、書込カウンタの制御のため設けられてい
るのである。

【００２２】ＳＴＭ−１伝送システムに対する同期化回
路において、周波数ー及び位相変動が他の手法でも実現
され得る。ＤＥ４３３２７６１から公知のシステムでは
先ず前処理回路段にて クロック整合が行われ、後続の
回路段にてポインタ評価が行われる。ここにおいて、本
発明の発展形態によれば、前処理回路段において、前記
制御器はスタッフィング判別（判定）回路として構成さ
れており、該判別（判定）回路は送出信号の各フレーム
中少なくとも１度制御信号の生成のため、設けられてお
り、前記制御信号は減算器の出力値から導出された値
の、第１減算値以下の低下の際負のスタッフィングを指
示するものであり、前記制御信号は減算器の出力値から
導出された値の、第２減算値超過の際正のスタッフィン
グアクションを指示するものであり、上記第２減算値は
第１減算値より大であり、亦前記読出カウンタは送信信
号の各フレームの所定領域（期間）中制御信号により正
のスタッフィングアクションの指示の際少なくとも１つ
の２重読出アドレスの生成のため、そして、制御信号に
より負のスタッフィングアクション指示の際少なくとも
１つの読出アドレスの生成のため設けられている ので
ある。

【００２３】上記比較器では減算器が設けられており、
該減算器は補助信号に同期化された書込アドレス及び読
出アドレスを受け取る。補助信号への同期化は第１の一
時記憶メモリ（例えばレジスタ）で行われる。丁度書込
時点で 書込又は読出アドレスの変化が行われる場合、
書込アドレス又は読出アドレスは屡々精確に読み込まれ
得ない。例えば書き込み時点でそれぞれの一時記憶メモ
リ内に書き込みアドレス又は読出アドレスの最初のビッ
ト桁（ポジション）が変化しているが第２桁（ポジショ
ン）が変わらない場合、誤った書込アドレス又は読出ア
ドレスが生じる、それにより当該誤差が最小化される。
本発明の発展形態によれば、適合化回路は第１のデコー
ダを有し、該デコーダの出力側は第１の一時記憶メモリ
（３３）の入力側と接続されており、前デコーダは受信
された入力値のサイクリックコードへのデコーディング
のため設けられているのである。当該のサイクリックコ
ードは例えばグレイコードである。本発明の更なる発展
形態によれば、前記第１デコーダは２元コード化された
入力値をグレイコードへ変換するため設けられており、
適合化回路は第２の一時記憶メモリを有し、該一時記憶
メモリの出力側は第１の一時記憶メモリの入力側に接続
されており、前記第２の一時記憶メモリは第１デコーダ
から送出された出力値の一時記憶メモリのためと、供給
された値と相関する信号をそれのクロック入力側にて受
け取るためのものであり、前記適合化回路は第２デコー
ダを有し、該第２デコーダはグレイコードによりコード
化された第１の一時記憶メモリの出力値を２元コードに
よりコード化された値へ変換するためのものである。

【００２４】本発明は比較器付き制御回路にも関する。
第１入力信号と第２入力信号の比較のため比較器を有す
る制御回路において、前記比較器は次のような状態変化
を生じさせるため設けられており、即ち、第１入力側信
号から導出された第１比較信号の状態変化及び／又は第
２入力信号から導出された第２比較信号の状態変化及び
−又は当該の両比較信号の組合せから生じた出力信号の
状態変化を所定の時点で生じさせるため設けられてお
り、上記の所定の時点で生じさせるため設けられてお
り、上記の所定時点は変化さるべき信号の周波数とは偏
差のある周波数を有する補助信号によって指示されるも
のである。

【００２５】

【実施例】次ぎに図を用いて本発明を詳述する。

【００２６】図１にはマルチプレクサ１及びデマルチプ
レクサ２を有する伝送システムが示してある。マルチプ
レクサ１とデマルチプレクサ２との間には図示していな
い更なる回路素子が設けられ得る。マルチプレクサ１は
例えばほぼ１４０Ｍｂｉｔ／ｓのビットレートのプレシ
オクロナス信号を受け取り、それから、同期デジタルハ
イアラーキのＳＴＭ−１−信号（ＣＣＩＴＴ勧告Ｇ７０
９）を形成する。ＳＴＭ−１−信号からはマルチプレク
サ１にて例えば１つのＳＴＭ−１−信号が形成される。
デマルチプレクサ２はＳＴＭ−１６−信号を受け取っ
て、それからプレシオクロナス信号を再生する。マルチ
プレクサ１は１つのプレシオクロナス信号（例えばほぼ
２Ｍｂｉｔ／ｓのビットレート）から同期デジタルハイ
アラーキの種々のトランスポートユニット（例えばＴＵ
−１２）をも生成でき、又は同期化信号の受信及び送出
をも行い得る。例えばＳＴ−１信号はマルチプレクサ１
に供給され、該マルチプレクサは再びＳＴ−１−信号を
供給する。

【００２７】マルチプレクサ１はマルチプレクス（信
号）形成前に同期化回路を用いて、到来信号から導出さ
れたクロック信号（書込クロック信号）と、ローカルク
ロック信号（読出クロック信号）とのクロック整合を行
う。それに基づいて、送出信号のフレームにより定めら
れた所定の位置にて同期化回路１にてスタッフィング過
程が実施される。ここで、負のスタッフィングの場合、
スタッフィング過程に対して規定された個所にて例えば
１つのデータバイトが挿入される。正のスタッフィング
の場合、それに対して規定されたスタッフィング個所に
て１つのバイト（スタッフィングバイト）が情報なしで
挿入される。

【００２８】デマルチプレクサ２にて同期分離回路にて
実施されたスタッフィングアクションは再びキャンセル
される。同期分離回路は概してＰＬＬを使用し、該ＰＬ
Ｌによってはスタッフィングアクションにより惹起され
た比較的高周波の位相誤差がろ波除去される。同期化回
路における適当な手段により、低周波位相誤差が大部分
比較的高周波領域へシフトされる。低周波位相誤差の更
なる低減は以下述べる手段により達成され得る。

【００２９】図２には例えばＥＰー０５０７３８５Ａ２
又は論文”Ｎｅｔｗｏｒｋ ｓｙｎｃｈｒｏｎｉｚａｔ
ｉｏｎ−Ａ Ｃｈａｌｌｅｎｇｅ ｆｏｒ ＳＤＨ／Ｓ
ＯＮＥＴ？”ｂｙＭ．Ｊ．Ｋｌｅｉｎ ａｎｄ Ｒ．Ｕ
ｒｂａｎｓｋｙ，ＩＥＥＥＣｏｍｍｕｎｉｃａｔｉｏｎ
ｓ Ｍａｇａｚｉｎｅ，Ｓｅｐｔｅｍｂｅｒ １９９
３，ｖｏｌ．３１，ｎｏ．９、ｐａｇｅｓ ４２ ｔｏ
５０・から公知のマルチプレクサの同期化回路が示し
てある。バッファメモリ３は一時記憶メモリのため到来
信号のデータを受け取る。クロック再生回路４を図を用
いては到来信号から書込クロック信号ＳＴが生成され
る。書込クロック信号ＳＴは書込カウンタ５に導かれ、
該書込カウンタは書込アドレスを生成し、これをバッフ
ァメモリ３に供給する。

【００３０】バッファメモリ３に例えばＳＴＭ−１−信
号が供給される場合、信号中に存在するスタッフィング
情報（ポインタ値における）は考慮されなければならな
い。このため、データ分析器６が使用される。該分析器
は到来信号の所定データの生起の際、書込カウンタをス
トップする。データ分析器はさらに書込クロック信号Ｓ
Ｔを受け取る。

【００３１】バッファメモリ３からのデータの読出過程
は読出カウンタ７により制御される。書込アドレス及び
読出アドレスは差値を形成する減算器８に供給される。
減算器８の出力側はＬＰＦ９を介してスタッフィング到
来回路内に供給されている。スタッフィング判別回路１
０はスタッフィング値をデータ発生器１１に供給し、該
データ発生器はフレーム同期化された送出信号形成のた
めのマルチプレクサ回路１２及び読出カウンタ７を制御
する。スタッフィング判別回路１０の出力値はＬＰＦに
さらに供給される。データ発生器１１を用いてはスタッ
フィング情報及び制御情報が送出信号中に挿入される。
データ発生器１１は読出カウンタ７を例えば負のスタッ
フィング動作の際ストップする。読出カウンタ７、書込
カウンタ５、減算器８、ＬＰＦ９、スタッフィング判別
回路１０及びデータ発生器１１はバッファメモリからの
データ読出過程の制御のための制御回路を形成する。

【００３２】読出カウンタ７は更なる制御回路（位相制
御回路）１３から読出制御クロックＬＴを受け取る。上
記制御回路１３は例えば伝送システムの制御及び監視の
ため使用されるマネージメントシステムにて制御又は同
期化情報を受け取る。

【００３３】位相制御回路１３の１実施例を図３に示
す。比較器１４は第１の入力信号を受け取る。第２入力
信号（これは発振器信号又は読出クロック信号に相応す
る）は電圧制御発振器１５により同様に比較器１４に供
給される。比較器１４の出力信号は制御器１６に供給さ
れ、該制御器の制御信号はＤ−Ａ変換器１７を介して電
圧制御発振器１５に供給される。

【００３４】本発明によれば伝送システムの制御回路中
で比較器が以下説明される所定手段により補完すると、
伝送システムにおける位相誤差の低減が達成される。図
４に示す比較器１４は第１の変換器回路１８を有し、該
回路１８は第１入力信号及び補助信号ＨＳを受け取る。
補助信号ＨＳの周波数は第１入力信号の周波数とは異な
る。概して、当該差異はわずかである。補助信号ＨＳに
より第１入力信号から状態変化された第１の比較信号が
形成され、該比較信号は比較カウンタ１９のイネーブル
入力側Ｅに供給される。比較信号１９のクロック入力側
には第２の入力信号が供給される。比較カウンタ１９は
状態変化された第１比較信号の所定の持続時間中のみ第
２入力信号のクロックをカウントする（状態変化された
比較信号がロジック“１”である場合）。比較カウンタ
１９の内容は制御器１６に供給される。

【００３５】第２変換器回路２０は補助信号ＨＳを用い
て状態変化された第２比較信号を第２入力信号から生成
し得る。当該の状態変化された信号は比較カウンタ１９
のクロック入力側に供給される。この場合、第１の変換
器回路１８を省き、第１入力信号を直接比較カウンタ１
９のイネーブル入力側Ｅに送信することも可能である。

【００３６】第１又は第２変換器回路１８又は２０の実
施例は図５にはより詳細に示してある。変換器回路１８
又は２０は第１カウンタ２１、第２カウンタ２２、アン
ドゲート２３，第１ＦＦ２４を有する。両カウンタ２
１，２２は２ビットカウンタであり得る。カウンタ２１
はそのクロック入力側にて第１又は第２入力信号ＥＳを
受け取る。第１カウンタ２１の比較的高いウエイトの出
力側からはアンドゲート２３の１つの入力側に比較信号
ＶＳが供給される。比較信号ＶＳの周波数は入力信号Ｅ
Ｓの周波数に比して計数４だけ減少されている。カウン
タ２１により実施され得る分周はコード化とも称せられ
得る。比較信号ＶＳはコード化された入力信号ＥＳを表
す。アンドゲート２３の第２入力側には第２カウンタの
桁上がり出力側（キャリイ）ＣＹからキャリイ信号ＵＥ
が供給される。アンドゲート２３の出力側は第１ＦＦ２
４の切換入力側Ｄに接続されており、該ＦＦ２４のクロ
ック入力側はカウンタ２２のクロック入力側と同様に補
助信号ＨＳを受け取る。ＦＦ２４の出力側Ｑからカウン
タ２２の反転イネーブル入力側Ｅ．に中間信号ＺＳが供
給される。変換器回路２０の状態変化された比較信号Ａ
Ｓはカウンタ２２の低いウエイトの出力側から送出され
る。

【００３７】図６には変換器回路１８又は２０にて生じ
る種々の信号ＥＳ，ＶＳ，ＨＳ，ＺＳ，ＵＥ，ＡＳのタ
イミングダイヤグラムが示してある。アンドゲート２３
から送出される信号の値は補助信号ＨＳの各正エッジご
とにＦＦ２４からそれの出力側Ｑにて送出される。中間
信号Ｚｓがロジック“１”である場合、カウンタ２２は
ストップされカウンタ２２がキャリイ（キャリイ信号Ｕ
Ｅ）を生じさせると、補助信号ＨＳの１つのパルスの生
起と共にロジック“１”がＦＦ２４の出力側に現れる。
図６から明らかなように状態変化された比較信号ＡＳは
種々の長さのパルス（これらは補助信号により生ぜしめ
られる）を有する。信号ＡＳの下方の数字はカウンタ２
２のカウンタ状態を表す。状態変化された比較信号ＡＳ
は平均して、入力信号ＥＳの周波数より係数２だけわず
かな周波数を有する。亦、入力信号ＥＳ及び状態変化さ
れた比較信号ＡＳのそれぞれのエッジはずれている。当
該比較信号中で惹起される不規則性又は状態変化に基づ
き、伝送システム中で位相誤差は低減される。

【００３８】亦、状態変化された比較信号ＡＳとしてカ
ウンタ２２の他方の出力側から送出される１ビット出力
信号を使用することも可能である。この場合において、
状態変化された比較信号は比較的わずかな周波数を有す
る。

【００３９】制御回路に対する他の比較器の実施例を図
７に示す。比較器は第３、第４カウンタ２５、２６、減
算器２９、ＦＦ３０を有する。第３カウンタ２５はそれ
のクロック入力側にて第１入力信号を受け取りそれのカ
ウント出力側に比較信号としてカウンタ値列を送出す
る。第１適合化（整合）回路２７は第１入力側と補助信
号ＨＳとの間のクロック整合を行う。

【００４０】図８には適合化回路２７又は２８の１実施
例を示す。適合化回路２７又は２８は２元コードにより
コード化された値を、グレイコードによりコード化され
た値に変換するための第１のデコーダと２つの一時記憶
メモリ３２、３３と、グレイコードによりコード化され
た値を２元コードによりコード化された値へ変換するた
めの第２の変換器回路３４とを有する。２元コードによ
りコード化された、比較信号の値を、第１デコーダ３１
にてグレイコードによりコード化された値へ変換の後、
当該第１デコーダ３１から送出された値の一時記憶が、
一時記憶メモリ３２に既往１記憶される。一時記憶メモ
リ３１はレジスタとして構成され得、これはそれのクロ
ック入力側にて入力信号を受け取る。一時記憶メモリ３
３（これは同様にレジスタとして構成され、それのクロ
ック入力側にて補助信号ＨＳを受け取る）は一時記憶メ
モリ３２から送出された値の一時記憶メモリを行う。一
時記憶メモリ３３の出力側は第２デコーダ３４に接続さ
れており、該デコーダは２元コードによりコード化され
た値を変換後送出する。

【００４１】一時記憶メモリ３２、３３は当該値と補助
信号ＨＳとの同期化のため使用される。カウンタ状態
（例えばカウンタ２５）の変化（状態遷移）の際、カウ
ント値は屡々適正には一時記憶メモリされ得ない。例え
ば一時記憶メモリ３２内への書込時点でカウンタの第１
桁が変わった場合、但し、カウンタの第２桁が変わって
いない場合、誤って書き込みされたカウント値が生じ
る。当該誤差が最小化されるようにするため、２元グレ
イコード変換が実施される。１つのグレイコードは次の
ような１つのサイクリックコードである、即ちそこにて
順次連続する値のもとで唯１つのビット桁（ポジショ
ン）が変化するようなサイクリックコードである。

【００４２】適合化回路２７により送出された値は減算
器２９の一方の入力側に供給される。減算器２９の他方
の入力側には第２適合化回路２８から値が供給され、該
適合化回路は第４カウンタ２６からカウント値を受け取
り、クロック入力側にて第１適合化回路２７と同じく第
２入力信号及び補助信号ＨＳの供給を受ける。減算器２
９の出力側はＦＦ３０にて一時記憶される。適合化回路
２７、２８はカウンタ２５、２６により送出される比較
信号における状態変化を実施する。

【００４３】図７の比較信号は図３の位相比較回路に
て、又は以下述べる図３の同期化回路にて使用され得
る。図９に同期化回路は図３の公知の同期化回路と同じ
く、信号の到来データの一時記憶のためのバッファメモ
リ３５と、書込クロック信号ＳＴの生成用のクロック再
生装置３６と、書込アドレス生成用の書込カウンタ３７
と、ポインタ値評価用のデータ分析器３８と読出アドレ
ス生成用の読出カウンタ３９と、差値を形成する減算器
４０と、ＬＰＦ４１と、スタッフィング値を供給するス
タッフィング判別回路４２と、送出信号形成用の読出カ
ウンタ３９及びマルチプレクサ回路４３の制御用のデー
タ発生器４４と読取．．クロック信号ＬＴ生成用の位相
制御回路４５とを有する。位相制御回路４５は例えば伝
送システムの制御及び監視に用いられるマネージメント
システムから制御又は同期化情報を受け取る。

【００４４】同期化回路にて使用された新たな図９の比
較器４６は書込カウンタ３７（第３カウンタ）、読出カ
ウンタ３９（第４カウンタ）及び減算器４０のほかに２
つの適合化回路４７、４８を有する。適合化回路４７は
書込カウンタ３７の書込アドレスと、書込クロック信号
ＳＴと、補助信号ＨＳとを受け取る。補助信号ＨＳと同
期化された書込アドレスは減算器４０の入力側に供給さ
れる。適合化回路４８は読出クロック信号ＬＴ及び補助
信号ＨＳのほかに読出カウンタ３９の読出アドレスをも
受け取る。減算器４０は補助信号ＨＳに同期化された読
出アドレスの供給を受ける。両適合化回路４７、４８は
図８の適合化回路に相応する。

【００４５】ＬＰＦ４１及びスタッフィング判別回路４
２にはさらにクロック制御のため補助信号ＨＳが供給さ
れる。場合により更なる回路素子にもクロック制御のた
め受け取るようにすることもできる。

【００４６】読出カウンタ３９、書込カウンタ３７、適
合化回路４７、４８減算器４０、ＬＰＦ４１、スタッフ
ィング判別回路４２、データ発生器４４はバッファメモ
リ３５空のデータの読出過程の制御のための制御回路を
形成する。さらにＬＰＦ４１、スタッフィング判別回路
４２、データ発生器は制御器を形成する。

【００４７】書込ー及び読出アドレスに基づき、伝送シ
ステムにおける位相誤差の低減が達成される。

【００４８】図９に示す同期化回路は亦、クロック整合
用の前処理装置と、ポインタ評価用装置とに分離され得
る。そのような前処理装置はＤＥー４３３２７６１から
公知であり、図１０中に更なる回路素子と共に示されて
いる。

【００４９】図１０に示す前処理装置は下記のものを備
える、即ち、例えばＳＴＭ−１−信号を受信するバッフ
ァメモリ４９と、書込カウンタ５０（第３カウンタ）、
読出カウンタ５１（第４カウンタ）、減算器５２、スタ
ッフィング判別回路５３、コーダ５４、フレーム識別回
路５５、マルチプレクサ５６、２つの適合化回路５７、
５８、２つのレジスタ５９、６０ＬＰＦ６１を有する。
書込カウンタ５０、（これは例えばモジュロ２カウンタ
として構成されている）は書込クロック信号ＳＴを受取
り、各クロック毎に書込アドレスを生成する。サイクリ
ックグレイコードにより生成された書込アドレスはサイ
クリックに繰り変え．．される。書込アドレスはバッフ
ァメモリ５及び適合化回路５７に供給され、該適合化回
路５７はそれのクロック入力側にて補助信号ＨＳを受け
取る。適合化回路５７と減算器５２の入力側との間にレ
ジスタ５９が設けられており、該レジスタは読出クロッ
ク信号ＬＴを受け取る。

【００５０】読出過程の実施のため、読出カウンタ５１
（これはモジュロー４ーカウンタとしても構成され得
る）はバッファメモリ４９にさらに読出アドレスを供給
し得る。読出カウンタ５１はさらにスタッフィング判別
回路５３から制御信号ＳＬの供給を受ける。制御信号Ｓ
Ｌが正のスタッフィングアクションを指示する場合、最
後に生成された読出アドレスが再度出力される読出カウ
ンタ５１はストップされる）。制御信号ＳＬにて負のス
タッフィングアクションの指示の際、本来後続する読出
アドレスをスキップ（ジャンプ）する。

【００５１】読出アドレスのシーケンスはバッファメモ
リ４９のほかに適合化回路５８にも供給される。上記適
合化回路５８はそれのクロック入力側にて補助信号ＨＳ
を受取、そして、適合化回路５７と同様に一時記憶メモ
リ（レジスタ）から成る。適合化回路５８と減算器５２
との間に、読出クロック信号ＬＴを受信する更なるレジ
スタ６０が挿入されている。

【００５２】適合化回路５７、５８は補助クロックへの
書込アドレス及び読出アドレスの適合化のために使用さ
れる。レジスタ５９、６０は同じく適合化回路５７、５
８から送出されたアドレスを読出クロック信号ＬＴへ適
合させる。

【００５３】スタッフィング５３は制御信号ＳＬを形成
し、読出クロック信号のほかに所定時点にて１つのイネ
ーブルパルスを生成する。イネーブルパルスＦＩが生じ
ると、スタッフィング判別が行われる。スタッフィング
判別回路５３は減算器５２からＬＰＦ６１を介して供給
される値を第１及び第２限界値と比較する。第１限界値
はバッファメモリ４９の下方充填状態（レベル）に相応
し、第２限界値はバッファメモリ４９の上方充填状態
（レベル）に相応する。減算器５２により送出された値
が第１限界値を下回ると、負のスタッフィングを行わな
ければ成らず、そして、スタッフィング判別回路により
生成された制御信号ＳＬは負のスタッフィングに関する
指示を含む。減算器５２により供給された値が第２限界
値を上回ると制御信号ＳＬはスタッフィング判別回路Ｓ
３から正のスタッフィングアクションを以て出力され
る。

【００５４】読出クロック信号ＬＴの周波数が書込クロ
ック信号ＳＴより小である場合、負のスタッフィングを
行わなければならない。読出クロック信号ＬＴの周波数
が書込クロック信号の周波数より大である場合、正のス
タッフィングをしなければならない。負のスタッフィン
グの場合送出信号ＳＴＭ−１−信号のフレームが所定の
個所で１バイトだけ短縮され、そして、正のスタッフィ
ングの場合送出信号ＳＴＭ−１−信号のフレームが所定
の個所で１バイトだけ延長される。このことは読出カウ
ンタ５１を用いて達成され、該読出カウンタは制御信号
５２の変化の際読出アドレスを２重に読出し、又は読出
アドレスをジャンプする。

【００５５】スタッフィング判別回路５３はＬＰＦ６１
と共に制御回路の制御器を形成し、該制御器は書込カウ
ンタ５０、読出カウンタ５１、適合化回路５７、５８か
ら成る。制御回路は読出カウンタ５１を制御する。

【００５６】スタッフィング判別回路５３に対するイネ
ーブルパルスＦＩはフレーム評価回路５５により生成さ
れ、該回路５５は読出クロック信号ＬＴと、バッファメ
モリ４９により送出されるデータ流を受け取る。そのよ
うなフレーム評価回路５５はＳＴＭ−１−信号のフレー
ム始端を識別し、ＳＴＭ−１−フレームのバイトをカウ
ントする。フレーム評価回路５５に設けられているカウ
ンタが所定カウンタ状態（該所定カウンタ状態は所定領
域の始端（ＳＴＭ−１−フレームの第５ラインの第１バ
イト又は第１のＢ２バイト）に相応する）に達すると、
フレーム評価回路５３はイネーブルパルスを生成する。
第２のＢ２バイト（ＳＴＭ−Ｓ−フレームの第５ライン
におけるバイト）の生起中、フレーム評価回路５５によ
りマルチプレクサ５６に対する切換信号Ｕ１が生成され
る。

【００５７】マルチプレクサ５６の第１入力側はバッフ
ァメモリ４９の出力側に接続され、それの第２入力側は
コーダ５４に接続される。該コーダは制御信号ＳＬを受
け取る。切換信号Ｕ１の生起の際のみマルチプレクサ５
６の第２入力側はそれの入力側に接続されている。そう
でない場合は、マルチプレクサ１２の第１入力側はそれ
の出力側に接続される。コーダ５４は正、又は負のスタ
ッフィングアクション指示又は非スタッフィングアクシ
ョン状態を指示するコード語は第２のＢ２ーバイトとし
てマルチプレクサ５６及びフレーム評価回路５５を用い
て送出ＳＴＭ−１−信号中に挿入される。

【図面の簡単な説明】

【図１】マルチプレクサ及びデマルチプレクサを有する
伝送システムの概念図である。

【図２】図１のマルチプレクサにて使用可能な公知の同
期化回路のブロック接続図である。

【図３】同期化回路にて使用可能な位相制御回路のブロ
ック接続図である。

【図４】図３の位相制御回路にて使用可能な本発明によ
り作動される比較器のブロック接続図である。

【図５】図４の比較器にて使用可能な変換器回路のブロ
ック接続図である。

【図６】図５の変換器回路の動作説明用の波形図であ
る。

【図７】図３の位相制御回路にて使用可能な本発明によ
り作動される更なる比較器のブロック接続図である。

【図８】図７の比較器にて使用される適合化回路のブロ
ック接続図である。

【図９】本発明の同期化回路のブロック接続図である。

【図１０】更なる同期化回路用の本発明の前処理回路の
ブロック接続図である。

【符号の説明】

１ マルチプレクサ ２ デマルチプレクサ ３ バッファメモリ ４ クロック再生回路 ５ 書込カウンタ ６ データ分析器 ７ 読出カウンタ ８ 減算器 ９ ＬＰＦ １０ スタッフィング判別回路 １１ データ発信器 １２ マルチプレクス回路 １３ 制御回路

Claims (13)

【特許請求の範囲】
1. 【請求項１】 制御回路付き伝送システムであって、前
   記制御回路は第１入力信号及び第２入力信号の比較のた
   めの比較器（１８，１９，２０；２５ー２９；４６；５
   ０〜５２，５７ー６０）を有するものにおいて、前記比
   較器（１８，１９，２０；２５ー２９；４６；５０〜５
   ２，５７ー６０）は、第１入力信号から導出された第１
   比較信号及び／又は第２入力信号から導出された第２比
   較信号の状態変化又は両比較信号の組合せにより生じる
   出力信号の状態変化を生ぜしめるため設けられており、
   当該の状態変化は補助信号により指示された時点にて生
   ぜしめらるれるものであり、前記補助信号の周波数は変
   化さるべき信号の周波数とは差異（偏差）を有している
   ことを特徴とする制御回路付き伝送システム。
2. 【請求項２】 上記比較器（１８〜２０）は下記構成
   要素を有する、即ちー第１入力信号及び補助信号の供給
   のため及び状態変化された第１比較信号の形成のため第
   １変換器回路（１８）及び／又は第２入力信号及び補助
   信号の供給のため及び状態変化された第２比較信号の形
   成のため第２変換器回路（２０）を有し、更に、前記比
   較器は、比較カウンタ（１９）を有し、該比較カウンタ
   は下記のため設けられている、即ち第１変換器回路（１
   ８）により生成された状態変化された第１の比較信号を
   それのイネーブル入力側にて受け取るため、第２の比較
   信号として第２入力信号をそれの第１入力信号にて受け
   取るため、又は第１比較信号として第１入力信号をそれ
   のイネーブル入力側にて受け取るため、第２変換器回路
   （２０）により生成された第２比較信号をそれのクロッ
   ク入力側にて受け取るため、又は第１変換器回路（１
   ８）により生成された第１の比較信号をそれのイネーブ
   ル入力側にて受け取るため、そして、第２変換器回路
   （２０）により生成された第２比較信号をそれのクロッ
   ク入力側にて受け取るため設けられている請求項１記載
   の制御回路付き伝送システム。
3. 【請求項３】 受信信号から状態変化された比較信号の
   形成のため変換器回路（１８，２０）が設けられてお
   り、上記入力入力信号は平均的に当該の状態変化された
   比較信号の周波数と等しい周波数又は逓倍周波数を有
   し、そして、上記信号のエッジは大部分、上記の状態変
   化された信号のエッジに対してずらされている請求項２
   記載の制御回路付き伝送システム。
4. 【請求項４】 １つの変換器回路（１８，２０）に第１
   及び第２カウンタ（２１，２２）、第１ＦＦ（２４）及
   びアンドゲート（２３）が設けられており、」上記第１
   カウンタ（２１）は入力信号の受信のため及び当該カウ
   ンタ（２１）の第１ビット出力信号から比較信号を送出
   するため設けられており、前記、第１ＦＦ（２４）は補
   助信号をそれのクロック入力側にて受信するため及びア
   ンドゲート（２３）から送出された信号をＦＦ入力側に
   て受信するため設けられており、前記信号は比較信号
   と、第２カウンタ（２２）からのキャリイ信号との組合
   せ信号を成しており、前記第２カウンタ（２２）は下記
   のため設けられている、即ち、補助信号をそれのクロッ
   ク入力側にて受け取るため、第１ＦＦ（２４）の反転出
   力信号をそれのイネーブル入力側にて受け取るため、キ
   ャリイ信号をそれのキャリイ出力側から供給するため、
   及び第２カウンタ（２２）の１ビット出力側から１つの
   状態変化された比較信号の供給を行うため設けられてい
   る請求項３記載の制御回路付き伝送システム。
5. 【請求項５】 前記比較信器は第３、第４カウンタ（２
   ５，２６）及び第１、第２適合化回路（２７，２８）並
   びに減算器（２９）を有し、前記第３カウンタ（２５）
   は第１入力信号の受信のため、及び第１比較信号として
   第３カウンタ（２５）の出力信号の供給のため設けられ
   ており、前記第４カウンタ（２６）は第２入力信号の受
   信のため及び第２比較信号として第４カウンタ（２６）
   の出力信号の供給のため設けられており、前記第１、第
   ２適合化回路（２７，２８）はそれぞれ補助信号及び第
   １、第２比較信号の受信のため及び第１、第２比較信号
   の状態変化を生ぜしめめ設けられており、前記減算器
   （２９）はそれぞれ前記両適合化回路（２７，２８）の
   出力側と接続されている請求項１記載の制御回路付き伝
   送システム。
6. 【請求項６】 適合化回路は供給された値の一時記憶の
   ため第１の一時記憶メモリ（３３）を有し、該一時記憶
   メモリのクロック入力側は補助信号の受信のため設けら
   れている請求項５記載の制御回路付き伝送システム。
7. 【請求項７】 制御回路は到来信号と送出信号との間の
   位相変動及び／又は周波数変動の補償調整のための同期
   化回路の構成部分であり、書込カウンタ（３７）として
   構成された第３カウンタはバッファメモリ（３５）内に
   書き込まれるべきデータに対する読出アドレスのため設
   けられ、読出カウンタ（３９）として構成された第４カ
   ウンタはバッファメモリ（３５）から読出さるべきデー
   タに対する読出アドレスの生成のため設けられており、
   減算器（４０）は制御器（４１，４２，４４）へそれの
   出力Ｂ信号の供給のため設けられており、前記制御器は
   制御回路内に設けらている読出カウンタ（３９）の制御
   に用いられる請求項５又は６記載の制御回路付き伝送シ
   ステム。
8. 【請求項８】 前記制御器は減算器（４０）の出力信号
   を受信するＬＰＦ（４１）と、スタッフィング（４２）
   とデータ発生器（４４）とを有し、前記スタッフィング
   判定回路（４２）はＬＰＦ（４１）の出力信号の評価の
   ためと、データ発生器（４４）へスタッフィング値供給
   のため設けられており、前記データ発生器（４４）はス
   タッフィングアクションの制御のため設けられている請
   求項７記載の伝送システム。
9. 【請求項９】 前記同期化回路は到来データの分析のた
   めと、書込カウンタ（３７）の制御のため設けられてい
   る請求項７又は８記載の伝送システム。
10. 【請求項１０】 前記制御器はスタッフィング判別（判
    定）回路（５３）として構成されており、該判別（判
    定）回路（５３）は送出信号の各フレーム中少なくとも
    １度制御信号の生成のため、設けられており、前記制御
    信号は減算器（５２）の出力値から導出された値の、第
    １減算値以下の低下の際負のスタッフィングを指示する
    ものであり、前記制御信号は減算器（５２）の出力値か
    ら導出された値の、第２減算値超過の際正のスタッフィ
    ングアクションを指示するものであり、上記第２減算値
    は第１減算値より大であり、亦前記読出カウンタ（５
    １）は送信信号の各フレームの所定領域（期間）中制御
    信号により正のスタッフィングアクションの指示の際少
    なくとも１つの２重読出アドレスの生成のため、そし
    て、制御信号により負のスタッフィングアクション指示
    の際少なくとも１つの読出アドレスの生成のため設けら
    れている請求項７記載の伝送システム。
11. 【請求項１１】 適合化回路は第１のデコーダ（３１）
    を有し、該デコーダの出力側は第１の一時記憶メモリ
    （３３）の入力側と接続されており、前記デコーダは受
    信された入力値のサイクリックコードへのデコーディン
    グのため設けられている請求項６から９記載の伝送シス
    テム。
12. 【請求項１２】 前記第１デコーダ（３１）は２元コー
    ド化された入力値をグレイコードへ変換するため設けら
    れており、適合化回路は第２の一時記憶メモリ（３２）
    を有し、該一時記憶メモリの出力側は第１の一時記憶メ
    モリ（３３）の入力側に接続されており、前記第２の一
    時記憶メモリは第１デコーダ（３１）から送出された出
    力値の一時記憶のためと、供給された値と相関する信号
    をそれのクロック入力側にて受け取るためのものであ
    り、前記適合化回路は第２デコーダ（３４）を有し、該
    第２デコーダはグレイコードによりコード化された第１
    の一時記憶メモリ（３３）の出力値を２元コードにより
    コード化された値へ変換するためのものである請求項１
    １記載の伝送システム。
13. 【請求項１３】 第１入力信号と第２入力信号の比較の
    ため比較器（２９−１）を有する制御回路において、前
    記比較器（２９−１）は次のような状態変化を生じさせ
    るため設けられており、即ち、第１入力側信号から導出
    された第１比較信号の状態変化及び／又は第２入力信号
    から導出された第２比較信号の状態変化及び−又は当該
    の両比較信号の組合せから生じた出力信号の状態変化を
    所定の時点で生じさせるため設けられており、上記の所
    定時点は変化さるべき信号の周波数とは偏差のある周波
    数を有する補助信号によって指示されるものであること
    を特徴とする制御回路。