JP2921461B2 - 位相同期クロック信号生成装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一つの入力信号を
現用系及び予備系に２分岐し、かつ、生成したクロック
信号の位相を同期してＰＬＬ回路に出力するための位相
同期クロック信号生成装置に関する。

【０００２】

【従来の技術】従来、デジタルマイクロ波通信装置など
における現用系、予備系の切り替え時にクロック信号の
位相同期をとっている。この場合、一つの入力信号を現
用系及び予備系に２分岐し、かつ、生成したクロック信
号の位相同期をとってＰＬＬ回路に出力している。

【０００３】このようなＰＬＬ回路として、例えば、特
開平４−１９６７１５号公報における「ＰＬＬ回路」が
知られている。図５は、この従来例のＰＬＬ回路の構成
を示すブロック図である。図５のＰＬＬ回路は、位相比
較器１、カウンタ２，Ｄ／Ａ変換器３，ＶＣＯ４及び分
周器５による周知の閉ループ周波数制御を行って、ＶＣ
Ｏ４でロックしたクロック信号を出力している。また、
当初、クロック信号選択回路６が、高速クロック信号を
選択してカウンタ２に出力し、ＶＣＯ４の同期引き込み
を早くすると共に、この後、出力クロック信号のジッタ
を抑えるために低速クロック信号を選択してカウンタ２
に出力している。

【０００４】図６はこのようなＰＬＬ回路を備えるデジ
タルマイクロ波通信装置などの現用系、予備系における
クロック抽出部の構成を示すブロック図である。図６の
クロック抽出部は、入力バイポーラ信号を分岐回路９で
分岐して現用系１０、予備系２０のそれぞれのバイポー
ラ／ユニポーラ（Ｂ／Ｕ）変換部１１，２１に入力し、
ここからのプラス側及びマイナス側のデータをＮＯＲゲ
ート回路１４，２４及びフリップフロップ（Ｆ／Ｆ）回
路１３，２３に入力している。

【０００５】ＮＯＲゲート回路１４，２４からの合成デ
ータをバンドパスフィルタ（ＢＰＦ）１５，２５を通じ
て正弦波に形成する。さらに、コンデンサＣ及び位相調
整のバイアス電圧Ｖが抵抗器Ｒを通じて印加されるロジ
ック回路１６，２６を通じてクロック信号を生成し、Ｆ
／Ｆ回路１３，２３及び分周器１９，２９に入力する。
この分周器１９，２９を通じたクロック信号をＰＬＬ回
路１７，２７に入力する。また、切替器１８，２８を選
択スイッチＳＷで切り替えて、現用系１０又は予備系２
０の一方を選択する。この場合、選択スイッチＳＷで選
択されていない、現用系１０又は予備系２０の分周器１
９，２９の一方のキャリヤ出力をロードして、分周位相
不定をなくし、分周器１９，２９からのＰＬＬ回路１
７，２７への入力クロック信号の位相を同期させてい
る。

【０００６】

【発明が解決しようとする課題】しかしながら、上記従
来例では、図５に示すように高速クロック信号をＤ／Ａ
変換器３でアナログ信号に変換した場合、ＶＣＯ４から
の出力クロック信号にジッタが発生し易いため、図６に
示すクロック抽出部に分周器１９，２９を設けてある
が、この場合、分周器１９，２９でクロック信号の周波
数を低下させると誤動作が発生し易い。すなわち、分周
器１９，２９を用いた場合、これらの回路素子の影響
で、二つの入力信号の立ち上がりエッジに遅延を生じ、
分周器１９，２９で、その分周初期値を決定する分周ロ
ードパルスの読み込み誤りを生じて位相不定が発生し易
い。

【０００７】このため、分周器１９，２９の出力を遅延
させたり、入力のクロック信号の立ち上がりエッジを計
測して、その調整を行っている。この調整は現用系１
０、予備系２０単体の回路基板の状態で調整し、さら
に、デジタルマイクロ波通信装置に組み込んでの確認調
整が必要になる。また、設置場所での確認調整が必要に
なると共に、定期保守時にロジック回路１６，２６のバ
イアス電圧の点検、調整も必要になるという欠点があ
る。

【０００８】また、現用系１０又は予備系２０の分周器
１９，２９の一方のキャリヤ出力をロードして、分周位
相不定をなくすように制御しているため、その正確な制
御の要求に対応して、温度変動を考慮した比較的高価な
回路素子を用いたり、温度補償回路を追加する必要があ
る。この場合、構成が複雑化し、かつ、コストが嵩むと
いう欠点がある。

【０００９】本発明は、このような従来の技術における
課題を解決するものであり、位相調整のバイアス設定が
自動化されて、分周初期値を決定する分周ロードパルス
の読み込み誤りが発生せず、分周出力のクロック信号の
位相調整を不要にして、温度変動を考慮した比較的高価
な回路素子を用いたり、温度補償回路を追加する必要を
無くし、そのコスト低減が可能になる位相同期クロック
信号生成装置を提供する。

【００１０】

【課題を解決するための手段】上記課題を達成するため
に、請求項１記載の発明は、同一構成の現用系及び予備
系のＰＬＬ回路へ、それぞれの分周出力のクロック信号
の位相を自動的に同期させて入力するための位相同期ク
ロック信号生成装置にあって、現用系及び予備系にそれ
ぞれ、入力信号から生成したクロック信号の立ち上がり
エッジをバイアス電圧に基づいて一致させて分周手段に
出力するクロック信号生成手段と、クロック信号生成手
段からのクロック信号を分周してＰＬＬ回路の入力信号
として出力する分周手段と、二つの分周手段の分周出力
のクロック信号の位相比較値をバイアス電圧値に変換し
てクロック信号生成手段に出力する位相比較バイアス電
圧変換手段とを備える構成としてある。

【００１１】請求項２記載の位相同期クロック信号生成
装置は、前記現用系及び予備系のそれぞれの位相比較バ
イアス電圧変換手段として、現用系及び予備系のそれぞ
れの分周器の分周ロードパルスの位相差を検出する位相
比較器と、位相比較器の比較検出値でカウント値をアッ
プ又はダウンするカウンタと、カウンタのカウント値デ
ータ又は任意の固定データの一方を選択するデータ選択
回路と、データ選択回路の出力データをアナログ電圧に
変換したバイアス電圧をクロック信号生成手段へ出力す
るＤ／Ａ変換器とを備える構成としてある。

【００１２】請求項３記載の位相同期クロック信号生成
装置は、前記現用系及び予備系のそれぞれの位相比較器
として、現用系及び予備系の分周出力の排他的論理和を
処理する排他的論理和ゲート回路と、排他的論理和ゲー
ト回路の出力を保持するフリップフロップ回路と、分周
手段からの分周出力をフリップフロップ回路へクロック
信号として供給するためのインバータとを備える構成と
してある。

【００１３】請求項４記載の位相同期クロック信号生成
装置は、前記データ選択回路が、現用系及び予備系にお
ける自系が基準のマスタの場合に固定デジタルコードを
出力し、又は、自系が非基準のスレーブの場合にカウン
タのカウント値をデジタルコードとして出力する構成と
してある。

【００１４】このような構成の位相同期クロック信号生
成装置は、現用系及び予備系における分周出力のクロッ
ク信号の位相比較値を変換したバイアス電圧によってク
ロック信号生成手段で生成するクロック信号のクロック
信号立ち上がりエッジを一致させている。すなわち、現
用系又は予備系におけるマスタの分周出力のクロック信
号にスレーブの分周出力のクロック信号の位相が追従動
作して分周位相が常時現用系と予備系で一致するように
している。

【００１５】したがって、位相調整のバイアス設定が自
動化され、分周初期値を決定する分周ロードパルスの読
み込み誤りが発生しなくなる。また、分周出力のクロッ
ク信号の位相調整が不要になる。さらに、位相調整のバ
イアス設定を自動化しているため、温度変動や経年変化
による特性劣化を考慮する必要がなくなる。この結果、
比較的高価な回路素子を用いたり、温度補償回路を追加
する必要もなくなる。

【００１６】

【発明の実施の形態】次に、本発明の位相同期クロック
信号生成装置の実施の形態を図面を参照して詳細に説明
する。図１は本発明の位相同期クロック信号生成装置の
実施形態における構成を示すブロック図である。図１の
例は、入力信号を二分割して現用系９０と予備系９５に
入力する分岐回路１０８を有している。現用系９０及び
予備系９５には分岐回路１０８からの入力信号がコンデ
ンサＣを通じて供給される加算器１０９，１１０と、こ
の加算器１０９，１１０から入力信号が正弦波として±
１８０度未満の位相ずれで入力され、矩形波のクロック
信号を出力するロジック回路１０１，２０１とを有して
いる。

【００１７】また、ロジック回路１０１，２０１が出力
するクロック信号を分周して出力する分周器１０２，２
０２と、この分周器１０２，２０２からの分周出力が、
図示しない位相比較器に入力されるＰＬＬ回路１０７，
２０７とを有している。

【００１８】さらに、分周器１０２，２０２からの現用
系９０又は予備系９５における自系の分周初期値を決定
する分周ロードパルスと相手系（現用系９０又は予備系
９５）の分周ロードパルスとを位相比較して、自系の分
周ロードパルスが進相か遅相かを判断する位相比較器１
０３，２０３と、この位相比較器１０３，２０３の比較
値をアップダウンカウントするカウンタ１０４，２０４
とを有している。

【００１９】また、現用系９０又は予備系９５における
自系が基準のマスタの場合に固定デジタルコードを出力
し、又は、自系が非基準のスレーブの場合にカウンタ１
０４，２０４のカウント値をデジタルコードとして出力
するデータ選択回路１０５，２０５とを有している。さ
らに、データ選択回路１０５，２０５が出力するデジタ
ルコードをアナログ電圧に変換して加算器１０９，１１
０を通じてロジック回路１０１，２０１へのバイアス電
圧として出力するＤ／Ａ変換器１０６，２０６を有して
いる。

【００２０】図２は位相比較器１０３，２０３の詳細な
構成を示す回路図である。図２の位相比較器１０３，２
０３は分周ロードパルスＳ_LOM ，Ｓ_LOS の排他的論理和
を処理する排他的論理和ゲート回路３０１，３０３と、
排他的論理和ゲート回路３０１，３０３の出力を保持し
て送出するフリップフロップ（Ｆ／Ｆ）回路３０２，３
０４，３０６，３０８と、分周ロードパルスＳ_LOM をＦ
／Ｆ回路３０６，３０８へのクロック信号として供給す
るためのインバータ３０５，３０７とを有している。

【００２１】次に、この実施形態の動作について説明す
る。図１において、ここでは現用系９０をマスタとし、
予備系９５をスレーブとして説明する。分岐回路１０８
で分岐された入力信号は、加算器１０９においてＤ／Ａ
変換器１０６からのバイアス電圧と加算され、ロジック
回路１０１に入力される。ロジック回路１０１から出力
されたクロック信号Ｓ_CKM が分周器１０２で分周されて
ＰＬＬ回路１０７へ入力される。

【００２２】また、分周器１０２からは分周開始時の分
周ロードパルスＳ_LOM を出力する。この分周ロードパル
スＳ_LOM はマスタ側の位相比較器１０３、スレーブ側の
位相比較器２０３及び分周器２０２に入力される。ここ
でマスタ側は、データ選択回路１０５で固定デジタルコ
ードを選択し、かつ、マスタとして選択されている間
は、常時、ロジック回路１０１が出力するクロック信号
Ｓ_CKM がデューティ５０％となるようなバイアス電圧Ｓ
_BVM をＤ／Ａ変換器１０６から印加している。

【００２３】スレーブ側はマスタ側からの分周ロードパ
ルスＳ_LOM で分周器２０２が初期化されて分周ロードパ
ルスＳ_LOS を生成する。そのスレーブ側の分周ロードパ
ルスＳ_LOS とマスタ側の分周ロードパルスＳ_LOM との位
相を位相比較器２０３で比較し、スレーブ側がマスタ側
に対して位相が進相か遅相かを比較し、かつその位相差
を示す比較値信号Ｓ_CMS を出力する。

【００２４】以下、図２に示す位相比較器１０３，２０
３の動作を説明する。図３はスレーブ側の位相が進相の
場合のタイミングチャートであり、図４はスレーブ側の
位相が遅相の場合のタイミングチャートである。

【００２５】ロジック回路１０１は図３、図４に示すク
ロック信号Ｓ_CKM,Ｓ_CKS を出力しており、このクロック
信号Ｓ_CKM,Ｓ_CKS を分周器１０２，２０２が分周し、分
周開始時の分周ロードパルスＳ_LOM,Ｓ_LOS を図２中の排
他的論理和ゲート回路３０１，３０３に入力して、排他
的論理和を処理する。

【００２６】図３に示すようにスレーブ側の位相が進相
の場合、分周ロードパルスＳ_LOM,Ｓ_LOS に対応したパル
スを、スレーブ側のロジック回路２０１が出力するクロ
ック信号によってＦ／Ｆ回路３０４が読み込む。さら
に、Ｆ／Ｆ回路３０４の出力をＦ／Ｆ回路３０８が分周
ロードパルスＳ_LOM をインバータ３０７で反転し、その
クロック信号によって取り込み、図３に示すローレベル
の比較値信号Ｓ_CMS をカウンタ２０４に出力する。同様
に、図４に示すようにスレーブ側の位相が遅相の場合、
ハイレベルの比較値信号Ｓ_CMM をカウンタ１０４に出力
する。

【００２７】図３に示すようにローレベルの比較値信号
Ｓ_CMS が位相比較器２０３から出力されている場合、ス
レーブ側の位相が進相であり、図１に示すカウンタ２０
４を１ビットずつカウントアップする。このカウンタ２
０４のカウントアップ値をＤ／Ａ変換器２０６でアナロ
グ電圧に変換する。この場合、アナログ電圧が高くな
り、図３に示すようにロジック回路２０１の入力側のバ
イアス電圧Ｓ_BVS も高くなる。この結果、ロジック回路
２０１の出力波形は、クロック信号のデューティが、よ
りローレベルにずれて、立ち上がりエッジが遅れる。す
なわち、スレーブ側のクロック信号が、あたかも遅相の
ように制御される。

【００２８】また、位相比較器２０３がハイレベルの比
較値信号Ｓ_CMM をカウンタ１０４に出力する場合、すな
わち、図４に示すようにスレーブ側の位相が遅相の場
合、カウンタ２０４は１ビットずつカウントダウンし、
Ｄ／Ａ変換器２０６が出力するアナログ電圧を低下さ
せ、ロジック回路２０１へのバイアス電圧Ｓ_BVS を低く
する。このバイアス電圧Ｓ_BVS が低下することによって
クロック信号のデューティが、よりハイレベルにずれ、
この結果、立ち上がりエッジが進相となって、スレーブ
側のクロック信号が、あたかも進相のように制御され
る。

【００２９】なお、ここでは現用系９０をマスタとし、
予備系９５をスレーブとして説明したが、この反対の現
用系９０がスレーブであり、予備系９５がマスタ場合
は、前期と同様の動作で図１に示すスレーブの現用系９
０中のＤ／Ａ変換器１０６からのバイアス電圧Ｓ_BVM が
加算器１０９に出力されて、前記と同様の処理で位相が
進相又は遅相のように制御される。

【００３０】このような閉ループ制御回路によってマス
タ側からの分周器１０２が出力する分周ロードパルスＳ
_LOM を、スレーブ側の分周器２０２が読み誤る誤動作が
生じなくなる。したがって、マスタ側の分周器１０２の
分周出力位相とスレーブ側の分周器２０２の分周出力の
位相が一致する。この結果、ＰＬＬ回路１０７，２０７
が送出する出力クロック信号Ｓ_PCM,Ｓ_PCS の位相も一致
することになる。

【００３１】

【発明の効果】以上の説明から明らかなように、本発明
の位相同期クロック信号生成装置によれば、現用系及び
予備系の分周出力のクロック信号の位相比較値を変換し
たバイアス電圧によって、クロック信号生成手段で生成
するクロック信号のクロック信号立ち上がりエッジを一
致させ、現用系又は予備系におけるマスタの分周出力の
クロック信号にスレーブの分周出力のクロック信号の位
相が追従動作して分周位相が常時、現用系と予備系で一
致するようにしている。

【００３２】これによって、位相調整のバイアス設定が
自動化され、分周初期値を決定する分周ロードパルスの
読み込み誤りが発生しなくなり、また、分周出力のクロ
ック信号の位相調整が不要になる。さらに、温度変動や
経年変化による特性劣化を考慮する必要がなくなって、
比較的高価な回路素子を用いたり、温度補償回路を追加
する必要もなくなり、保守が容易になって、そのコスト
低減が可能になる。

【図面の簡単な説明】

【図１】本発明の位相同期クロック信号生成装置の実施
形態における構成を示すブロック図である。

【図２】図１に示す位相比較器の詳細な構成を示す回路
図である。

【図３】実施形態にあってスレーブ側の位相が進相の場
合のタイミングチャートである。

【図４】実施形態にあってスレーブ側の位相が進相の場
合のタイミングチャートである。

【図５】従来のＰＬＬ回路の構成例を示すブロック図で
ある。

【図６】従来のＰＬＬ回路を備えるクロック抽出部の構
成例を示すブロック図である。

【符号の説明】

９０ 現用系 ９５ 予備系 １０８ 分岐回路 １０９，１１０ 加算器 １０１，２０１ ロジック回路 １０２，２０２ 分周器 １０３，２０３ 位相比較器 １０４，２０４ カウンタ １０５，２０５ データ選択回路 １０６，２０６ Ｄ／Ａ変換器 １０７，２０７ ＰＬＬ回路

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 同一構成の現用系及び予備系のＰＬＬ回
   路へ、それぞれの分周出力のクロック信号の位相を自動
   的に同期させて入力するための位相同期クロック信号生
   成装置にあって、 現用系及び予備系にそれぞれ、 入力信号から生成したクロック信号の立ち上がりエッジ
   をバイアス電圧に基づいて一致させて前記分周手段に出
   力するクロック信号生成手段と、 前記クロック信号生成手段からのクロック信号を分周し
   てＰＬＬ回路の入力信号として出力する分周手段と、 前記二つの分周手段の分周出力のクロック信号の位相比
   較値をバイアス電圧値に変換して前記クロック信号生成
   手段に出力する位相比較バイアス電圧変換手段と、 を備えることを特徴とする位相同期クロック信号生成装
   置。
2. 【請求項２】 前記現用系及び予備系のそれぞれの位相
   比較バイアス電圧変換手段として、 現用系及び予備系のそれぞれの分周器の分周ロードパル
   スの位相差を検出する位相比較器と、 前記位相比較器の比較検出値でカウント値をアップ又は
   ダウンするカウンタと、前記カウンタのカウント値デー
   タ又は任意の固定データの一方を選択するデータ選択回
   路と、 前記データ選択回路の出力データをアナログ電圧に変換
   したバイアス電圧をクロック信号生成手段へ出力するＤ
   ／Ａ変換器と、 を備えることを特徴とする請求項１記載の位相同期クロ
   ック信号生成装置。
3. 【請求項３】 前記現用系及び予備系のそれぞれの位相
   比較器として、 現用系及び予備系の分周出力の排他的論理和を処理する
   排他的論理和ゲート回路と、 前記排他的論理和ゲート回路の出力を保持するフリップ
   フロップ回路と、 分周手段からの分周出力を前記フリップフロップ回路へ
   クロック信号として供給するためのインバータと、 を備えることを特徴とする請求項２記載の位相同期クロ
   ック信号生成装置。
4. 【請求項４】 前記データ選択回路が、現用系及び予備
   系における自系が基準のマスタの場合に固定デジタルコ
   ードを出力し、又は、自系が非基準のスレーブの場合に
   カウンタのカウント値をデジタルコードとして出力する
   ことを特徴とする請求項２記載の位相同期クロック信号
   生成装置。