KR0184186B1 - 디지탈처리 위상동기루프의 위상 검출장치 - Google Patents

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Abstract

본 발명은 기준클럭(REFCK)과 비교클럭(CPCLK)의 위상차를 디지탈화(계수화)함으로써 위상 검출 및 위상처리과정에서 발생되는 양자와 오차를 최소화하도록 한 디지탈처리 위상동기루프(DP-PLL)의 위상 검출장치에 관한 것이다.
일반적인 디지탈처리 위상동기루프(DP-PLL)는 비교주기와 카운터클럭의 주파수에 따라 위상차 변화를 검출할 수 있는 범위가 결정되므로 비교주기가 길어지면 입력 기준클럭의 변동에 따른 출력전압의 변화가 늦어지게 되어 추적특성이 저하되는 문제점이 있었다.
이것을 해결하기 위해, 본 발명은 입력되는 기준클럭(REFCK)과 분주부(6)로부터 비교클럭(CPCLK)의 위상을 비교하여 위상차를 추출하고 그 추출한 위사차를 카운터클럭(CNTCK)으로 계수화하여 위상차 데이타(PD) 및 기준펄스(REFP)를 발생하는 위상차검출부와; 위상차검출부에서 출력된 위상차데이타(PD)를 처리하고 그 처리된 위상차 데이타와 상기 위상차 데이타를 아날로그신호로 변환하기 위한 제어신호를 발생하는위상차데이타처리부와; 위상차검출부에서 발생되는 기준펄스(REFP)와 위상차처리부에서 발생되는 제어신호에 따라 위상차 데이타처리를 콘트롤(CTRL)하는 디지탈/아날로그변환 제어부와; 디지탈/아날로그변환 제어부에서 출력되는 위상차 데이타를 아날로그 위상차 신호로 변환하는 디지탈/아날로그변환부와; 디지탈/아날로그변환부에서 출력된 제어전압으로 발진 클럭(CLOCK)을 변환시키는 전압제어발진부와; 상기 전압제어발진부에서 생성된 발진클럭(CLOCK)을 소정레벨로 분주하여 시스템클럭(SYSCK), 카운터클럭(CNTCK), 비교클럭(CPCLK)을 생성하는 분주부로 구성된다.

Description

디지탈처리 위상동기루프(DP-PLL)의 위상 검출장치
본 발명은 디지탈처리 위상동기루프(DP-PLL)의 위상 검출장치에 관한 것으로, 특히 기준클럭(REFCK)과 비교클럭(CPCLK)의 위상차를 디지탈화(계수화)함으로써 위상 검출 및 위상처리과정에서 발생되는 양자화 오차를 최소화하도록 한 디지탈처리 위상동기루프(DP-PLL)의 위상 검출장치에 관한 것이다.
일반적으로, 디지탈처리 위상동기루프(DP-PLL)에서 위상검출 및 처리과정에서 발생하는 양자화 오차를 줄이기 위한 방법으로는 위상검출부에서 카운터클럭(CNTCK)의 주파수를 높이는 방법 또는 위상 검출부를 하나 더 추가하는 방법이 있고, 또 다른 방법으로서는 위상차 데이타를 처리하는 주기를 길게 하는 방법이 있다.
상기와 같은 방법으로 양자화 오차를 줄이기 위한 일반적인 디지탈처리 위상동기루프(DP-PLL)는 첨부된 도1에 도시된 바와 같이 디지탈되는 기준클럭(REFCK)과 분주부(6)으로부터 비교클럭(CPCLK)의 위상을 비교하여 위상차를 추출하고 그 추출한 위상차를 카운터클럭(CNTCK)으로 계수화하여 위상차 데이타(PD)를 발생하는 위상차검출부(1)와, 상기 위상차검출부(1)에서 출력된 위상차 데이타(PD)를 소프트 웨이적으로 처리하고 그 처리된 위상차 데이타와 상기 위상차 데이타를 아날로그신호로 변환하기 위한 제어신호를 발생하는 위상데이타처리부(2)와, 상기 위상데이타처리부(2)에서 발생된 디지탈/아날로그 제어값을 다음 제어값이 들어오기전까지 래치시키는 래치부(3)와, 상기 래치부(3)에서 출력된 위상차 데이타를 아날로그 위상차신호로 변환하여 출력하는 디지탈/아날로그 변환부(4)와, 상기 디지탈/아날로그변환부(4)에서 출력된 제어전압으로 발진 클럭(CLOCK)을 변환시키는 전압제어발진부(5)와, 상기 전압제어발진부(5)에서 생성된 발진 클럭을 소정레벨로 분주하여 시스템클럭(SYSCK), 카운터클럭(CNTCK), 비교클럭(CPCLK)을 생성하는 분주부(6)로 구성되어져 있다.
상기에서 위상차검출부(1)는 도2에 도시된 바와 같이 양자화 오차를 줄이기 위해 단기 위상차검출부(1a)와, 상기 단기 위상차검출부(1b)에서 검출되지 않은 오차를 검출하는 장기 위상차검출부(1b)로 구성되어져 있다.
상기에서 래치부(3)는 도3에 도시된 바와 같이 입력되는 데이타버스(D)를 상위바이트래치클럭(MSBLATCK)에 동기시켜 디지탈/아날로그 변환 입력데이타(DAC[15:8])를 출력하는 디지탈의 8비트래치(3a)와, 상기 입력되는 데이타버스(D)를 하위바이트래치클럭(LSBLATCK)에 동기시켜 디지탈/아날로그 변환 입력데이타를 출력하는 디지탈의 8비트래치(3b)로 구성되어져 있다.
이와 같이 구성된 일반적인 디지탈처리 위상동기루프(DP-PLL)는 먼저, 위상검출부(1)에서는 기준클럭(REFCK)과 분주부(106)에서 출력된 비교클럭(CPCLK)사이의 위상 오차의 변화를 카운터클럭(CNTCK)으로 카운팅하여 검출한다.
이때, 위상 검출부(1)내의 단기 위상검출부(1a)의 비교 주기가 8KHz 카운터 클럭(CNTCK)의 주파수가 10MHz라면 위상차 데이타의 양자화 오차는 125㎲마다 100ns의 양자화 오차가 생긴다.
한편, 위상 검출부(1)내의 장기 위상검출부(1b)의 위상 비교 주기가 1Hz이면 기준 클럭(REFCK)과 비교 클럭(CPCLK)이 1sec동안에 100ns이하의 위상 변화가 발생하여도 위상차 오차를 검출하지 못하고 그 이전의 위상차 데이타(PD)값을 송출한다.
즉, 위상차 검출부(1)에서 기준클럭(REFCK)과 비교클럭(CPCLK)의 위상변화를 카운터 클럭(CNTCK)으로 카운팅한다.
만약, 기준클럭(REFCK)보다 비교클럭(CPCLK)의 주파수가 높으면 카운터된 위상차 데이타를 작은값을 갖고 비교클럭(CPCLK)의 주파수가 낮으면 위상차데이타로 환산하고 그 값이 클경우에는 작게 되도록 위상차데이타처리부(2)에서 디지탈/아날로그변환부(4)의 제어값을 산출하여 출력한다.
이에 따라, 전압제어발진부(5)가 제어되어 항상 기준클럭(REFCK)과 비교클럭(CPCLK)이 같은 주파수로 되고, 위상차 변화가 없도록 제어하였다.
그러나 이러한 일반적인 디지탈처리 위상동기루프(DP-PLL)는 비교주기와 카운터클럭의 주파수에 따라 위상차 변화를 검출할 수 있는 범위가 결정되므로 비교주기가 길어지면 입력 기준클럭의 변동에 따른 출력전압의 변화가 늦어지게 되어 추적특성이 저하되는 문제점이 있었다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 기준클럭(REFCK)과 비교클럭(CPCLK)의 위상차를 디지탈화(계수화)함으로써 위상 검출 및 위상처리과정에서 발생하는 양자화 오차를 최소화하도록 한 디지탈처리 위상동기루프(DP-PLL)의 위상 검출장치를 제공함에 그 목적이 있다.
이러한 본 발명의 목적을 달성하기 위한 기술적 수단은, 입력되는 기준클럭(REFCK)과 분주부(6)로부터 비교클럭(CPCLK)의 위상을 비교하여 위상차를 추출하고 그추출한 위상차를 카운터클럭(CNTCK)으로 계수화하여 위상차 데이타(PD) 및 기준펄스(REFP)를 발생하는 위상차검출부와; 상기 위상차검출부에서 출력된 위상차데이타(PD)를 처리하고 그 처리된 위상차 데이타와 상기 위상차 데이타를 아날로그신호로 변환하기 위한 제어신호를 발생하는 위상차데이타처리부와; 상기 위상차검출부에서 발생되는 기준펄스(REFP)와 상기 위상차처리부에서 발생되는 제어신호에 따라 위상차 데이타 처리를 콘트롤(CTRL)하는 디지탈/아날로그변환 제어부와; 상기 디지탈/아날로그변환 제어부에서 출력되는 위상차 데이타를 아날로그 위상차신호로 변환하는 디지탈/아날로그변환부와; 상기 디지탈/아날로그변환부에서 출력된 제어전압으로 발진 클럭(CLOCK)을 변환시키는 전압제어발진부와; 상기 전압제어발진부에서 생성된 발진클럭(CLOCK)을 소정레벨로 분주하여 시스템클럭(SYSCK), 카운터클럭(CNTCK), 비교클럭(CPCLK)을 생성하는 분주부로 이루어진 것이다.
제1도는 일반적인 디지탈처리 위상동기루프(DP-PLL)의 위상검출장치 및 처리과정 블럭 구성도.
제2도는 제1도의 위상차검출부의 상세 블럭 구성도.
제3도는 제1도의 래치부의 상세 블럭 구성도.
제4도는 본 발명에 의한 디지탈처리 위상동기루프(DP-PLL)의 위상 검출장치 블럭 구성도.
제5도는 제4도의 디지탈/아날로그변환 제어부의 상세 회로도.
제6도는 본 발명에 의해 위상지연된 타이밍도와 래치된 값의 도표로서,
a도는 위상지연된 타이밍도이고, b도는 래치된 값의 도표이다.
제7도는 제4도의 다지탈/아날로그변환 제어부의 각 제어신호의 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
101 : 위상차검출부 102 : 위상차데이타처리부
103 : 디지탈/아날로그변환 제어부 104 : 디지탈/아날로그변환부
105 : 전압제어발진부 106 : 분주부
103a : 래치부 103b : 미세위상차검출부
103c : 업/다운 카운터 103d : 조합부
103e : 4비트 래치 103f : 제1오아게이트
103g : 제2오아게이트 103h : 인버터
103i : 제3오아게이트
이하, 본 발명을 첨부한 도면에 의거하여 상세히 설명하면 다음과 같다.
도4는 본 발명에 의한 디지탈처리 위상동기루프(DP-PLL)의 위상 검출장치 블럭 구성도이고, 도5는 도4에 적용되는 디지탈/아날로그변환 제어부의 상세회로도를 나타낸 것으로서, 입력되는 기준클럭(REFCK)과 분주부(6)로부터 비교클럭(CPCLK)의 위상을 비교하여 위상차를 추출하고 그 추출한 위상차를 카운터클럭(CNTCK)디지탈 계수화하여 위상차 데이타(PD) 및 기준펄스( REFP)를 발생하는 위상차검출부(101)와, 상기 위상차검출부(101)에서 출력된 위상차데이타(PD)를 처리하고 그 처리된 위상차 데이타와 상기 위상차 데이타를 아날로그신호로 변환하기 위한 제어신호를 발생하는 위상차데이타처리부(102)와, 상기 위상차검출부(101)에서 발생되는 기준펄스(REFP)와 상기 위상차처리부(102)에서 발생되는 제어신호에 따라 위상차 데이타 처리를 콜트롤(CTRL)하는 디지탈/아날로그변환 제어부(103)와, 상기 디지탈/아날로그변환 제어부(103)에서 출력되는 위상차 데이타를 아날로그 위상차신호로 변환하는 디지탈/아날로그변환부(104)와, 상기 디지탈/아날로그변환부(104)에서 출력된 제어전압으로 발진 클럭(CLOCK)을 변환시키는 전압제어발진부(105)와, 상기 전압제어발진부(105)에서 생성된 발진클럭(CLOCK)을 소정레벨로 분주하여 시스템클럭(SYSCK), 카운터클럭(CNTCK), 비교클럭(CPCLK)을 생성하는 분주부(106)으로 구성되어져 있다.
상기에서, 위상차검출부(101)은 양자화 오차를 줄이기 위해 1차적으로 오차를 검출하는 단기 위상차검출부(1a)와, 상기 단기 위상차검출부(1a)에서검출되지 않은 오차를 검출하는 장기 위상차검출부(1b)로 구성되어져 있다.
상기에서, 디지탈/아날로그변환부 제어부(103)는 상기 위상차데이타처리부(102)로부터 입력되는 디지탈/아날로그변환 제어값에 따라 위상차를 래치하는 래치부(103a)와, 상기 위상차 검출부(101)에서 출력된 기준클럭펄스(REFP)을 4단계로 위상지연시키고 시스템클럭(SYSCK)으로 래치하여 미세위상신호(SPD0∼SPDO4)를 출력하는 4탭 지연기(103b')와 5비트 래치(103b'')로 이루어진 미세위상검출부(103b)와, 상기 미세위상차검출부(103b)에서 출력된 미세위상신호(SPD0∼SPDO4)를 이용하여 업카운터클럭(UPCK)과 다운카운터클럭(DNCK)을 출력하는 조합부(103d)와, 상기 위상차데이타처리부(102)로부터 입력되는 4비트D[3:0] 위상차데이타를 제어클럭(CTICK)으로 래치하여 제어신호(CK,UD,EN,LD＼)를 발생하는 4비트 래치(103e)와, 상기 4비트 래치(103e)에서 출력된 제어신호(CK)를 상기 조합부(103d)에서 각각 출력된 다운카운터클럭(DNCK) 및 업카운터클럭(UPCK)과 논리합하여 카운터클럭을 발생하는 제1오아게이트(103f)와, 상기 4비트 래치(103e)에서 출력된 제어신호(UD)와 상기 미세위상차검출부(103b)에서 출력된 미세위상신호(SPD2)를 논리합하여 업/다운 제어신호(U/D)를 발생하는 제2오아게이트(103)와, 기준클럭펄스(REFP)를 위상반전하는 인버터(103h)와, 상기 인버터(103h)에서 위상반전된 클럭과 상기 4비트 래치(103e)에서 출력된 제어신호(EN)를 논리곱하여 카운터 인에블 액티브 L신호를 발생하는 제3오아게이트(103i)와, 상기 제1오아게이트(103f)의 출력된 카운트클럭(CLK)에 동기되어 구동되고 상기 제3오아게이트(103i)의 출력신호(EN＼)에 따라 인에이블되어 상기 래치부(103a)에서 출력되는 위상차데이타를 상기 제2오아게이트(103g)에서 출력되는 출력신호(U/D)에 따라 업/다운 카운터하여 16비트 DAC[15:0] 위상차 데이타를 발생하는 업/다운 카운터(103c)로 구성되어져 있다.
이와 같이 구성된 본 발명의 동작 및 작용 효과를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.
먼저, 입력되는 기준클럭(REFCK)을 위상차검출부(101)는 분주부(106)로부터 비교클럭(CPCLK)의 위상을 비교하여 위상차를 추출하고 그 추출된위상차를 카운터클럭(CNTCK)으로 계수화하여 위상차 데이타(PD) 및 기준펄스(REFP)을 발생하여 출력하게 된다.
그러면, 위상차데이타처리부(102)는 상기 위상차검출부(101)에서 출력된 위상차 데이타(PD)를 처리하고 그 처리된 위상차 데이타와 상기 위상차 데이타를 아날로그신호로 변환하기 위한 제어신호(CTRL)를 발생하게 된다.
이에 따라, 디지탈/아날로그변환 제어부(103)는 상기 위상차검출부(101)에서 출력된 기준펄스(REFP)와 상기 위상차데이타처리부(102)에서 출력되는 데어신호(CTRL)에 따라 위상차 데이타 처리를 콘트롤(CTRL)하는 신호를 출력하게 된다.
즉, 디지탈/아날로그변환 제어부(103)는 위상차검출부(101)에서 출력된 위상차 데이타를 입력으로 하여 상기 위상차데이타처리부(102)에서 디지탈/아날로그 제어값을 산출하여 디지탈/아날로그변환부(104)를 제어 기준클럭(REFCK)과 비교클럭(CPCLK) 사이의 위상차 변화가 카운터클럭(CNTCK)의 주기 이내에서 일어나면 미세위상차검출부(103b)에서 검출된 위상차데이타(SPD0∼SPD4)를 이용하여 미세한 위상차 변화를 제어한다.
즉, 도5에 도시된 바와 같이 래치부(103a)내의 제1의 8비트래치(103a')는 8비트 D[7:0] 위상차 데이타로 디지탈/아날로그변환부(104)의 디지탈/아날로그 제어값을 상위 바이트 래치클럭(MSBLATCK)에 의해 16비트중 상위 8비트를 래치하고 제2의 8비트래치(103a'')로는 하위 바이트 래치클럭(LSBLATCK)에 의해 16비트중 하위 8비트를 래치시킨다.
또한, 4비트 래치(103e)는 4비트 D[3:0] 위상차 데이타와 제어클럭(CTLCK)에 의해 출력되는 로우드(LOAD)[LD＼]에 의해 업/다운 카운터(103c)에 16비트로 래치된 DA[15:0]값을 로우드시킨다.
이후, 제3오아게이트(103i)에서 발생된 출력신호(EN＼]가 H로 된 상태에서 카운터클럭(CLK)을 L H L로 토클시킨다. (즉, 도7에 도시된 디지탈/아날로그변환부(103)의 각 제어신호의 타이밍도를 참조)
아울러, 초기에 진행하여 기준클럭(REFCK)과 비교클럭(CPCLK) 사이의 위상차변화가 카운터클럭(CNTCK)의 주기내에서 일어나도록 한다.
즉, 디지탈처리 위상동기루프(DP-PLL)가 안정된 정상모드로 진입하기까지는 위상차 데이타처리부(1020에서 소프트 웨어적으로 처리하여 디지탈/아날로그변환부(104) 및 전압제어발진부(105)를 제어한다.
차후, 미세한 위상 제어를 위해서는 미세위상차검출부(103b)내의 4탭 지연기(103b')가 기준펄스(REFP)를 도6의 (가)와 같이 4단계로 위상지연(7ns)시켜 펄스를 만든다.
이 7ns씩 위상 지연된 펄스를 5비트 래치(103b'')에 입력시키고 시스템클럭(SYSCK)을 이용하여 래치된 미세위상신호(SPD0∼SPD4)를 출력한다.
이들 미세위상신호(SPD0∼SPD4)의 값은 도6의 (나)의 도표에서와 같이 6가지 경우로 표시된다.
즉, 시스템클럭(SYSCK)으로 기준펄스(REFP)의 위상 지연된 펄스(DL1,DL2, DL3, DL4)를 래치할 경우 그 값이 경우 2, 경우 3일 때에는 다운(DOWN)카운터를 즉, 도7에 도시된 타이밍도의 + 방향의 미세위상제어가 일어나게 되고, 그 값이 경우 4, 경우 5 이면 업(UP)카운터가 일어나게 되고, 도7에 도시된 - 방향의 미세 위상제어가 된다.
이때, 16비트 DAC[15:0]의 값은 +1증가 또는 -1감소하여 미세하게 전압제어발진부(105)의 입력전압을 제어하게 된다.
따라서, 미세위상신호(SPD0∼SPD4)값이 경우 2와 경우 3사이에 있게 되어 시스템클럭(SYSCK)의 상승에지(Edge)가 도6의 P점에 위치하게 된다.
이와 같이 구현함으로써 기준 클럭(REFCK)과 비교클럭(CPCLK) 사이의 위상차를 미세하게 조정할 수 있게 되는 것이다.
즉, 정상모드시 카운터클럭(CNTCK)의 양자화 오차에 해당하는 위상차변화를 제어할 수 없었지만 미세위상제어구간에서는 그 위상차 변화를 검출하여 선형적으로 제어할 수가 있게 된다.
아울러, 정상모드구간에서 미세 위상 제어구간으로의 천이는 위상차 데이타처리부(102)에서 위상차 검출부(101)로부터 입력된 위상차 데이타(PD)를 분석하여 천이하고 이에 따른 제어신호(CK,UD,EN,LD)를 출력한다.
상기 미세 위상제어모드에서 입력 기준클럭(REFCK)의 주파수가 비정상적으로 변화하면 검출하여 정상모드로 다시 천이하게 된다.
이상에서 설명한 바와 같이 본 발명은 기준 클럭(REFCK)과 비교클럭(CPCLK)의 위상차를 디지탈화(계수화)함으로써 필연적으로 발생되는 양자화 오차를 미세 위상 검출을 통하여 선형적으로 위상차를 제어함으로써 타이밍 간격 오차(TiE)를 최소화할 수 있으며, 또한 추적특성의 저하없이 안정된 위상 동기 루프를 구현할 수 있는 효과가 있다.

Claims (4)

  1. 입력되는 기준클럭(REFCK)과 분주부(6)로부터 비교클럭(CPCLK)의 위상을 비교하여 위상차를 추출하고 그 추출한 위상차를 카운터클럭(CNTCK)으로 계수화하여 위상차 데이타(PD) 및 기준클럭(REFP)을 발생하는 위상차검출부(101)와; 상기 위상차검출부(101)에서 출력된 위상차데이타(PD)를 처리하고 그 처리된 위상차 데이타와 상기 위상차 데이타를 아날로그신호로 변환하기 위한 제어신호를 발생하는 위상차데이타처리부(102)와, 상기 위상차검출부(101)에서 발생되는 기준펄스(REFP)와 상기 위상차처리부(102)에서 발생되는 제어신호에 따라 위상차 데이타 처리를 콘트롤(CTRL)하는 디지탈/아날로그변환 제어부(103)와; 상기 디지탈/아날로그변환 제어부(103)에서 출력되는 위상차 데이타를 아날로그 위상차신호로 변환하는 디지탈/아날로그변환부(104)와; 상기 디지탈/아날로그변환부(104)에서 출력된 제어전압으로 발진 클럭(CLOCK)을 변환시키는 전압제어발진부(105)와; 상기 전압제어발진부(105)에서 생성된 발진클럭(CLOCK)을 소정레벨로 분주하여 시스템클럭(SYSCK), 카운터클럭(CNTCK) 비교클럭(CPCLK)을 생성하는 분주부(106)를 포함하여 구성된 것을 특징으로 하는 디지탈처리 위상동기루프(DP-PLL)의 위상 검출장치.
  2. 제1항에 있어서, 상기 위상차검출부(101)는 양자화 오차를 줄이기 위해 단기 위상차검출부(1a)와, 상기 단기 위상차검출부(1a)에서 검출되지 않은 오차를 검출하는 장기 위상차검출부(1b)로 구성된 것을 특징으로 하는 디지탈처리 위상동기루프(DP-PLL)의 위상 검출장치.
  3. 제1항에 있어서, 상기 디지탈/아날로그변환 제어부(103)는 상기 위상차데이타처리부(102)로부터 입력되는 디지탈/아날로그변환 제어값에 따라 위상차를 래치하는 래치부(103a)와, 상기 위상차 검출부(101)에서 출력된 기준펄스(REFP)을 4단계로 위상 지연시키고 시스템클럭(SYSCK)으로 래치하여 미세위상신호(SPD0∼SPD4)를 출력하는 4탭 지연기(103b')와 5비트 래치(103b'')로 이루어진 미세위상차검출부(103b)와, 상기 미세위상차검출부(103b)에서 출력된 미세위사차신호(SPD0∼SPD4)를 이용하여 업카운터클럭(UPCK)과 다운카운터클럭(DNCK)을 출력하는 조합부(103d)와, 상기 위상차데이타처리부(102)로부터 입력되는 4비트D[3:0] 위상차 데이타를 제어클럭(CTICK)으로 래치하여 제어신호(CK, UD, EN, LD＼)를 발생하는 4비트 래치(103e)와, 상기 4비트 래치(103e)에서 출력된 제어신호(CK)를 상기 조합부(103d)에서 각각 출력된 다운카운터클럭(DNCK) 및 업카운터클럭(UPCK)과 논리합하여 카운터클럭을 발생하는 제1오아게이트(103f)와, 상기 4비트 래치(103e)에서 출력된 제어신호(UD)와 상기 미세위상차검출부(103b)에서 출력된 미세위상신호(SPD2)를 논리합하여 업/다운 제어신호(U/D)를 발생하는 제2오아게이트(103)와, 기준클럭펄스(REFP)를 위상반전하는 인버터(103h)와, 상기 인버터(103h)에서 위상반전된 클럭과 상기 4비트 래치(103e)에서 출력된 제어신호(EN)를 논리곱하여 카운터 인에이블 액티브 L신호를 발생하는 제3오게이트(103i)와, 상기 제1오아게이트(103f)의 출력된 카운터클럭(CLK)에 동기되어 구동되고 상기 제3오아게이트(103i)의 출력신호(EN＼)에 따라 인에이블되어 상기 래치부(103a)에서 출력되는 위상차데이타를 상기 제2오아게이트(103g)에서 출력되는 출력신호(U/D)에 따라 업/다운 카운터하여 16비트 DAC[15:0] 위상차 데이타를 발생하는 업/다운 카운터(103c)로 구성된 것을 특징으로 하는 디지탈 처리 위상동기루프(DP-PLL)의 위상 검출장치.
  4. 제3항에 있어서, 상기 래치부(103a)는 상기 디지탈/아날로그변환 제어값 중 최상위 제어클럭(MSBLATCK)에 상기 위상차 데이타를 래치시키는 제1의 8비트 래치(103a')와, 상기 디지탈/아날로그변환 제어값중 최하위 제어클럭(LSBLATCK)에 상기 위상차 데이타를 래치시키는 제2의 8비트 래치(103a'')로 구성된 것을 특징으로 하는 디지탈처리 위상동기루프(DP-PLL)의 위상 검출장치.
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