JP4403454B2 - トラッキングアナログ−デジタル変換器を備えるアナログ遅延固定ループ及びアナログ位相固定ループ - Google Patents
トラッキングアナログ−デジタル変換器を備えるアナログ遅延固定ループ及びアナログ位相固定ループ Download PDFInfo
- Publication number
- JP4403454B2 JP4403454B2 JP2003435306A JP2003435306A JP4403454B2 JP 4403454 B2 JP4403454 B2 JP 4403454B2 JP 2003435306 A JP2003435306 A JP 2003435306A JP 2003435306 A JP2003435306 A JP 2003435306A JP 4403454 B2 JP4403454 B2 JP 4403454B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- analog
- digital
- tracking
- delay
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000872 buffer Substances 0.000 claims description 38
- 230000001934 delay Effects 0.000 claims description 16
- 230000003111 delayed effect Effects 0.000 claims description 16
- 239000003990 capacitor Substances 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000005086 pumping Methods 0.000 claims description 6
- 230000003139 buffering effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 19
- 239000004065 semiconductor Substances 0.000 description 12
- 230000001360 synchronised effect Effects 0.000 description 10
- 238000000034 method Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/48—Servo-type converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Pulse Circuits (AREA)
Description
これにより、待機モードが終了し、再び遅延固定ループが遅延固定動作を開始するときも、基準電圧VCが以前に遅延固定されたときの電圧レベルに保持されているため、高速に再び遅延固定動作を行うことができる。
200 電圧制御遅延ライン
300 位相比較器
400 電荷ポンプ
500 ループフィルタ
600 遅延モデル
700 入力バッファ
Claims (18)
- 外部クロック信号をバッファして基準クロック信号を生成するアナログ遅延固定ループであって、
前記バッファすることによる遅延時間に相当する遅延時間を有する遅延モデルと、
前記基準クロック信号の位相及び前記遅延モデルから出力される出力信号の位相を比較する位相比較器と、
該位相比較器の出力に応じて電荷ポンピング動作を行う電荷ポンプと、
該電荷ポンプから供給される電荷量によって基準電圧を出力するループフィルタと、
前記基準クロック信号を前記基準電圧に対応する所定時間だけ遅延して前記遅延モデルに出力する電圧制御遅延ラインと、
前記ループフィルタが出力する前記基準電圧の値を一定に保持するために、前記基準電圧をデジタル値として格納し、格納された該デジタル値に該当するトラッキング電圧を前記ループフィルタに出力するトラッキングアナログ−デジタル変換器とを備え、
前記トラッキングアナログ−デジタル変換器が、
前記基準電圧及び前記トラッキング電圧を比較する電圧比較器と、
該電圧比較器の出力信号をカウントし、カウント信号として出力するカウント手段と、
前記カウント信号に対応するデジタル値を格納するレジスタと、
前記デジタル値に該当する電圧を生成し、前記トラッキング電圧として出力するデジタル−アナログ変換手段とを備えていることを特徴とするアナログ遅延固定ループ。 - 待機モードの間、前記トラッキング電圧を、前記ループフィルタに出力することを特徴とする請求項1に記載のアナログ遅延固定ループ。
- 前記ループフィルタが、前記基準電圧を出力するためのキャパシタを備えていることを特徴とする請求項2に記載のアナログ遅延固定ループ。
- 前記デジタル−アナログ変換手段が、
高速トラッキングのために、前記デジタル値の所定数の上位ビットに対応する第1トラッキング電圧を生成し、前記トラッキング電圧として出力するメインデジタル−アナログ変換器と、
前記デジタル値の前記上位ビットを除いた残りの全ビットに対応し、前記第1トラッキング電圧が前記基準電圧と同じレベルになるように前記第1トラッキング電圧を補正するための第2トラッキング電圧を出力するサブデジタル−アナログ変換器とを備えていることを特徴とする請求項1に記載のアナログ遅延固定ループ。 - 前記デジタル−アナログ変換手段が、前記上位ビットを温度コードに変換して前記メインデジタル−アナログ変換器に出力する2進数−温度コード変換器をさらに備え、
前記メインデジタル−アナログ変換器が、セグメントタイプのデジタル−アナログ変換器であることを特徴とする請求項4に記載のアナログ遅延固定ループ。 - 前記トラッキングアナログ−デジタル変換器が、
前記デジタル−アナログ変換手段から出力される電圧をバッファし、前記トラッキング電圧として出力する単位利得バッファをさらに備えていることを特徴とする請求項2に記載のアナログ遅延固定ループ。 - 前記単位利得バッファから出力される前記トラッキング電圧を前記ループフィルタに伝達するスイッチをさらに備えていることを特徴とする請求項6に記載のアナログ遅延固定ループ。
- 前記基準電圧が、前記電圧制御遅延ラインから出力される信号の遅延時間が固定されているとき、前記電荷ポンプによって出力される電荷量により決定される電圧であることを特徴とする請求項3に記載のアナログ遅延固定ループ。
- 前記待機モードの間、前記レジスタ、前記デジタル−アナログ変換手段、及び前記単位利得バッファを除き、その他の内部ブロックを、ディスエーブル状態にすることを特徴とする請求項6に記載のアナログ遅延固定ループ。
- 外部クロック信号をバッファして基準クロック信号を生成するアナログ位相固定ループであって、
前記バッファすることによる遅延時間に相当する遅延時間を有する遅延モデルと、
前記基準クロック信号の位相及び前記遅延モデルから出力される出力信号の位相を比較する位相比較器と、
該位相比較器の出力に応じて電荷ポンピングの動作を行う電荷ポンプと、
該電荷ポンプから供給される電荷量によって基準電圧を出力するループフィルタと、
前記基準クロック信号の周波数を前記基準電圧に応じて変動させ、前記遅延モデルに出力する電圧制御発振器と、
前記ループフィルタの前記基準電圧の値を一定に保持するために、前記基準電圧をデジタル値として格納し、格納された該デジタル値に該当するトラッキング電圧を前記ループフィルタに出力するトラッキングアナログ−デジタル変換器とを備え、
前記トラッキングアナログ−デジタル変換器が、
前記基準電圧及び前記トラッキング電圧を比較する電圧比較器と、
該電圧比較器の出力信号をカウントし、カウント信号として出力するカウンタと、
前記カウント信号に対応するデジタル値を格納するレジスタと、
前記レジスタに格納されている前記デジタル値に該当する電圧を前記トラッキング電圧として出力するデジタル−アナログ変換手段とを備えているアナログ位相固定ループ。 - 待機モードの間、前記トラッキング電圧を、前記ループフィルタに出力することを特徴とする請求項10に記載のアナログ位相固定ループ。
- 前記ループフィルタが、前記基準電圧を出力するためのキャパシタを備えていることを特徴とする請求項11に記載のアナログ位相固定ループ。
- 前記デジタル−アナログ変換手段が、
高速トラッキングのために、前記デジタル値の所定数の上位ビットに対応する第1トラッキング電圧を生成し、前記トラッキング電圧として出力するメインデジタル−アナログ変換器と、
前記デジタル値の前記上位ビットを除いた残りの全ビットに対応し、前記第1トラッキング電圧が前記基準電圧と同じレベルになるように前記第1トラッキング電圧を補正するための第2トラッキング電圧を出力するサブデジタル−アナログ変換器とを備えていることを特徴とする請求項10に記載のアナログ位相固定ループ。 - 前記デジタル−アナログ変換手段が、前記上位ビットを温度コードに変換して前記メインデジタル−アナログ変換器に出力する2進数−温度コード変換器をさらに備え、
前記メインデジタル−アナログ変換器が、セグメントタイプのデジタル−アナログ変換器であることを特徴とする請求項13に記載のアナログ位相固定ループ。 - 前記トラッキングアナログ−デジタル変換器が、
前記デジタル−アナログ変換手段から出力される電圧をバッファし、前記トラッキング電圧として出力する単位利得バッファをさらに備えていることを特徴とする請求項11に記載のアナログ位相固定ループ。 - 前記単位利得バッファから出力される前記トラッキング電圧を前記ループフィルタに伝達するスイッチをさらに備えていることを特徴とする請求項15に記載のアナログ位相固定ループ。
- 前記基準電圧が、前記電圧制御発振器から出力される信号の位相が固定されたとき、前記電荷ポンプによって出力される電荷量により決定される電圧であることを特徴とする請求項12に記載のアナログ位相固定ループ。
- 前記待機モードの間、前記レジスタ、前記デジタル−アナログ変換手段、及び前記単位利得バッファを除き、その他の内部ブロックを、ディスエーブル状態にすることを特徴とする請求項15に記載のアナログ位相固定ループ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2003-0001287A KR100531469B1 (ko) | 2003-01-09 | 2003-01-09 | 지연고정 정보저장부를 구비한 아날로그 지연고정루프 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004222276A JP2004222276A (ja) | 2004-08-05 |
JP4403454B2 true JP4403454B2 (ja) | 2010-01-27 |
Family
ID=32844767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003435306A Expired - Fee Related JP4403454B2 (ja) | 2003-01-09 | 2003-12-26 | トラッキングアナログ−デジタル変換器を備えるアナログ遅延固定ループ及びアナログ位相固定ループ |
Country Status (4)
Country | Link |
---|---|
US (1) | US6987409B2 (ja) |
JP (1) | JP4403454B2 (ja) |
KR (1) | KR100531469B1 (ja) |
CN (1) | CN1259776C (ja) |
Families Citing this family (52)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7111185B2 (en) * | 2003-12-23 | 2006-09-19 | Micron Technology, Inc. | Synchronization device with delay line control circuit to control amount of delay added to input signal and tuning elements to receive signal form delay circuit |
US7633842B2 (en) * | 2004-07-08 | 2009-12-15 | Realtek Semiconductor Corp. | Apparatus for generating tracking error signal in optical disc drive |
US7512043B2 (en) * | 2004-07-08 | 2009-03-31 | Realtek Semiconductor Corp. | Apparatus and method for generating a tracking error signal in an optical disc drive |
US7583569B2 (en) * | 2004-07-08 | 2009-09-01 | Realtek Semiconductor Corp. | Apparatus and related method for generating a tracking error signal in an optical disc drive |
TWI258740B (en) * | 2004-07-08 | 2006-07-21 | Realtek Semiconductor Corp | Apparatus and method for generating a tracking error signal in an optical disc drive |
US7149145B2 (en) * | 2004-07-19 | 2006-12-12 | Micron Technology, Inc. | Delay stage-interweaved analog DLL/PLL |
KR100594297B1 (ko) | 2004-10-12 | 2006-06-30 | 삼성전자주식회사 | 외부 클럭 신호의 주파수에 순응하는 발진기를 이용하는지연 동기 루프 및 방법 |
KR100644127B1 (ko) * | 2005-01-03 | 2006-11-10 | 학교법인 포항공과대학교 | 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인을기반으로 하는 듀얼 루프 디엘엘 |
JP2006279849A (ja) * | 2005-03-30 | 2006-10-12 | Sanyo Electric Co Ltd | 電圧保持回路及びクロック同期回路 |
KR100706578B1 (ko) * | 2005-07-20 | 2007-04-13 | 삼성전자주식회사 | 지연동기루프 회로, 이를 구비한 반도체 메모리 장치, 및 반도체 메모리 장치의 클럭 동기화 방법 |
KR100744069B1 (ko) * | 2005-09-28 | 2007-07-30 | 주식회사 하이닉스반도체 | 디지털과 아날로그 제어를 이용한 전압제어지연라인의딜레이 셀 |
US7239188B1 (en) * | 2005-11-01 | 2007-07-03 | Integrated Device Technology, Inc. | Locked-loop integrated circuits having speed tracking circuits therein |
US7443761B2 (en) * | 2006-02-21 | 2008-10-28 | Micron Technology, Inc. | Loop filtering for fast PLL locking |
US20070216455A1 (en) * | 2006-03-17 | 2007-09-20 | M/A-Com, Inc. | Partial cascode delay locked loop architecture |
KR100816690B1 (ko) | 2006-04-13 | 2008-03-27 | 주식회사 하이닉스반도체 | 온도 감지장치를 구비하는 반도체메모리소자 |
KR100839502B1 (ko) * | 2006-08-26 | 2008-06-19 | 삼성전자주식회사 | 온도계 코드 생성기, 온도계 코드를 이용한전압제어발진기의 출력 주파수 제어 장치, 온도계 코드생성기를 이용한 주파수 고정 루프 |
US20080174353A1 (en) * | 2007-01-18 | 2008-07-24 | John Thomas Badar | Path delay adjustment circuitry using programmable driver |
KR100942969B1 (ko) * | 2007-09-03 | 2010-02-17 | 주식회사 하이닉스반도체 | 아날로그 지연고정루프 및 이의 동작방법, 클럭 데이터복원회로 및 클럭 데이터 복원방법, 위상고정루프 및 이의동작방법 |
JP2009147829A (ja) * | 2007-12-17 | 2009-07-02 | Panasonic Corp | Dll回路,撮像装置,メモリ装置 |
TWI358906B (en) | 2008-08-15 | 2012-02-21 | Ind Tech Res Inst | Burst-mode clock and data recovery circuit using p |
CN101674175B (zh) * | 2008-09-11 | 2013-11-27 | 财团法人工业技术研究院 | 利用相位选取技术的突发式时钟与数据回复电路 |
KR100980405B1 (ko) * | 2008-10-13 | 2010-09-07 | 주식회사 하이닉스반도체 | Dll 회로 |
JP5638189B2 (ja) * | 2008-10-23 | 2014-12-10 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | Dll回路とその制御方法 |
KR101017633B1 (ko) | 2008-11-10 | 2011-02-25 | 한국과학기술원 | 저잡음 전압 제어 발진기 및 전압 제어 발진기의 잡음 제거방법 |
US7816959B1 (en) * | 2009-02-23 | 2010-10-19 | Integrated Device Technology, Inc. | Clock circuit for reducing long term jitter |
US8169243B2 (en) * | 2009-04-02 | 2012-05-01 | Qualcomm Incorporated | Techniques for non-overlapping clock generation |
JP2011061457A (ja) * | 2009-09-09 | 2011-03-24 | Elpida Memory Inc | クロック生成回路及びこれを備える半導体装置並びにデータ処理システム |
KR101156028B1 (ko) * | 2009-10-30 | 2012-06-18 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 구동 방법 |
US8446193B2 (en) * | 2011-05-02 | 2013-05-21 | National Semiconductor Corporation | Apparatus and method to hold PLL output frequency when input clock is lost |
US8456244B2 (en) | 2011-05-03 | 2013-06-04 | Skyworks Solutions, Inc. | Apparatus and methods for adjusting voltage controlled oscillator gain |
CN103001760B (zh) * | 2011-09-09 | 2017-07-21 | 瑞昱半导体股份有限公司 | 数据和时钟间的相位差的校正装置 |
US9083356B1 (en) * | 2013-03-14 | 2015-07-14 | Gsi Technology, Inc. | Systems and methods of phase-locked loop involving closed-loop, continuous frequency range, auto calibration and/or other features |
US8804456B1 (en) * | 2013-03-28 | 2014-08-12 | Nanya Technology Corp. | Delay locked loop (DLL) system for a memory device with wide operating frequency via a variable supply applied to a delay line |
KR102081394B1 (ko) * | 2013-12-30 | 2020-02-26 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US10249362B2 (en) | 2016-12-06 | 2019-04-02 | Gsi Technology, Inc. | Computational memory cell and processing array device using the memory cells for XOR and XNOR computations |
US10770133B1 (en) | 2016-12-06 | 2020-09-08 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits |
US10891076B1 (en) | 2016-12-06 | 2021-01-12 | Gsi Technology, Inc. | Results processing circuits and methods associated with computational memory cells |
US10847212B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers |
US10854284B1 (en) | 2016-12-06 | 2020-12-01 | Gsi Technology, Inc. | Computational memory cell and processing array device with ratioless write port |
US10943648B1 (en) | 2016-12-06 | 2021-03-09 | Gsi Technology, Inc. | Ultra low VDD memory cell with ratioless write port |
US11227653B1 (en) | 2016-12-06 | 2022-01-18 | Gsi Technology, Inc. | Storage array circuits and methods for computational memory cells |
US10521229B2 (en) | 2016-12-06 | 2019-12-31 | Gsi Technology, Inc. | Computational memory cell and processing array device using memory cells |
US10777262B1 (en) | 2016-12-06 | 2020-09-15 | Gsi Technology, Inc. | Read data processing circuits and methods associated memory cells |
US10860320B1 (en) | 2016-12-06 | 2020-12-08 | Gsi Technology, Inc. | Orthogonal data transposition system and method during data transfers to/from a processing array |
US10847213B1 (en) | 2016-12-06 | 2020-11-24 | Gsi Technology, Inc. | Write data processing circuits and methods associated with computational memory cells |
WO2019022825A2 (en) * | 2017-07-28 | 2019-01-31 | Qualcomm Incorporated | GENERATION OF VOLTAGE HISTOGRAMS |
US11271566B2 (en) * | 2018-12-14 | 2022-03-08 | Integrated Device Technology, Inc. | Digital logic compatible inputs in compound semiconductor circuits |
CN109831206B (zh) * | 2019-02-13 | 2023-06-27 | 芯原微电子(上海)股份有限公司 | 延迟锁定环及延迟锁定方法 |
US10877731B1 (en) | 2019-06-18 | 2020-12-29 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
US10958272B2 (en) | 2019-06-18 | 2021-03-23 | Gsi Technology, Inc. | Computational memory cell and processing array device using complementary exclusive or memory cells |
US10930341B1 (en) | 2019-06-18 | 2021-02-23 | Gsi Technology, Inc. | Processing array device that performs one cycle full adder operation and bit line read/write logic features |
KR102541643B1 (ko) * | 2020-11-27 | 2023-06-12 | 주식회사 실버칩스 | 입력 레퍼런스 클럭 간 위상차 기반의 딜레이 제어 장치 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CA1284361C (en) * | 1986-08-29 | 1991-05-21 | Mitel Corporation | Analog phase locked loop |
WO1993005578A1 (en) * | 1991-08-30 | 1993-03-18 | Fujitsu Limited | Frequency synthesizer |
JPH05304467A (ja) * | 1992-04-24 | 1993-11-16 | Ricoh Co Ltd | 発振回路 |
US5753523A (en) * | 1994-11-21 | 1998-05-19 | Brewer Science, Inc. | Method for making airbridge from ion-implanted conductive polymers |
US5926515A (en) * | 1995-12-26 | 1999-07-20 | Samsung Electronics Co., Ltd. | Phase locked loop for improving a phase locking time |
KR100264077B1 (ko) * | 1997-11-21 | 2000-08-16 | 김영환 | 반도체 소자의 클럭보상장치 |
EP0961412B1 (en) * | 1998-05-29 | 2004-10-06 | Motorola Semiconducteurs S.A. | Frequency synthesiser |
KR100295674B1 (ko) * | 1999-01-12 | 2001-07-12 | 김영환 | 아날로그 혼용 디지탈 디엘엘 |
KR100319607B1 (ko) * | 1999-02-25 | 2002-01-09 | 김영환 | 아날로그 디엘엘회로 |
KR100362879B1 (ko) | 2001-02-15 | 2002-11-29 | 엘지이노텍 주식회사 | 고속위상 고착을 위한 위상동기루프 제어회로 |
US6407596B1 (en) | 2001-04-03 | 2002-06-18 | National Semiconductor Corporation | Apparatus and method for a clock period subdivider |
CN1217486C (zh) * | 2001-05-30 | 2005-08-31 | 哉英电子股份有限公司 | 相位比较电路 |
US6628154B2 (en) * | 2001-07-31 | 2003-09-30 | Cypress Semiconductor Corp. | Digitally controlled analog delay locked loop (DLL) |
KR100437611B1 (ko) | 2001-09-20 | 2004-06-30 | 주식회사 하이닉스반도체 | 혼합형 지연 록 루프 회로 |
US6834183B2 (en) * | 2002-11-04 | 2004-12-21 | Motorola, Inc. | VCO gain tracking for modulation gain setting calibration |
-
2003
- 2003-01-09 KR KR10-2003-0001287A patent/KR100531469B1/ko active IP Right Grant
- 2003-12-26 JP JP2003435306A patent/JP4403454B2/ja not_active Expired - Fee Related
- 2003-12-31 US US10/749,448 patent/US6987409B2/en not_active Expired - Lifetime
-
2004
- 2004-01-09 CN CNB2004100003701A patent/CN1259776C/zh not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US20040160250A1 (en) | 2004-08-19 |
US6987409B2 (en) | 2006-01-17 |
CN1518227A (zh) | 2004-08-04 |
KR20040064036A (ko) | 2004-07-16 |
JP2004222276A (ja) | 2004-08-05 |
KR100531469B1 (ko) | 2005-11-28 |
CN1259776C (zh) | 2006-06-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4403454B2 (ja) | トラッキングアナログ−デジタル変換器を備えるアナログ遅延固定ループ及びアナログ位相固定ループ | |
US7242733B2 (en) | Clock recovery circuit | |
KR101089862B1 (ko) | 지연 락 루프 초기화 회로 | |
EP2251980B1 (en) | Analogue/digital delay locked loop | |
US6100735A (en) | Segmented dual delay-locked loop for precise variable-phase clock generation | |
US5552727A (en) | Digital phase locked loop circuit | |
US7889826B2 (en) | Process, voltage, temperature independent switched delay compensation scheme | |
US7394319B2 (en) | Pulse width modulation circuit and multiphase clock generation circuit | |
US6917229B2 (en) | Delay locked loop having low jitter in semiconductor device | |
US7362186B2 (en) | Phase-locked loop circuit and data reproduction apparatus | |
KR100776903B1 (ko) | 지연 고정 루프 | |
JPH11168376A (ja) | 連続的に調整可能な遅延ロック・ループ | |
US6005425A (en) | PLL using pulse width detection for frequency and phase error correction | |
WO2004107579A2 (en) | Dll with digital to phase converter compensation | |
US20020041196A1 (en) | Delay locked loop | |
KR20080079820A (ko) | 반도체 메모리 장치 및 그 구동방법 | |
US6897691B2 (en) | Phase locked loop with low steady state phase errors and calibration circuit for the same | |
JP4216075B2 (ja) | フラクショナル補償法(fractionalcompensationmethod)を使用するフラクショナルn周波数シンセサイザ(fractional−nfrequencysynthesizer) | |
US20030215039A1 (en) | Digital multi-phase clock generator | |
US7236026B1 (en) | Circuit for and method of generating a frequency aligned clock signal | |
US20070164797A1 (en) | Method and apparatus to eliminate clock phase error in a multi-phase clock circuit | |
KR20080011527A (ko) | 클럭 및 데이터 복원장치 및 그 제어방법 | |
JP4137005B2 (ja) | 位相同期回路 | |
US20070152715A1 (en) | Locked loop circuit for improving locking speed and clock locking method using the same | |
KR100596428B1 (ko) | 계층적 딜레이 제어 구조를 가진 디지털 지연고정루프 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060927 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090325 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090623 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090805 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090828 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090924 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091020 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4403454 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121113 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131113 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |