JPH066212A - 位相比較回路およびこれを用いた位相同期発振回路 - Google Patents
位相比較回路およびこれを用いた位相同期発振回路Info
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
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- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
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- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Abstract
(57)【要約】
【目的】 位相比較回路において、回路を高分解能にす
ると共に、低消費電力化を図る。 【構成】 出力周波数の高い第２パルス発生回路５およ
びカウンタ６を設け、ラッチ回路４の出力値とカウンタ
６の出力値とから、被測定信号と基準信号との位相差を
高い分解能で得ることができる。また、カウンタ６が動
作期間中のみ第２パルス発生回路５およびカウンタ６へ
電源が供給されるため、消費電力を大幅に低減できる。
ると共に、低消費電力化を図る。 【構成】 出力周波数の高い第２パルス発生回路５およ
びカウンタ６を設け、ラッチ回路４の出力値とカウンタ
６の出力値とから、被測定信号と基準信号との位相差を
高い分解能で得ることができる。また、カウンタ６が動
作期間中のみ第２パルス発生回路５およびカウンタ６へ
電源が供給されるため、消費電力を大幅に低減できる。
Description
【０００１】
【産業上の利用分野】本発明は、２つの信号の位相差を
高い精度で検出する位相比較回路およびこれを用いた位
相同期発振回路に関する。
高い精度で検出する位相比較回路およびこれを用いた位
相同期発振回路に関する。
【０００２】
【従来の技術】従来のサンプルホールド型位相比較回路
の構成を図８に示す。この回路は、基準信号発生回路３
で発生する基準信号と被測定信号との位相差をｍビット
の２進符号として出力する。基準信号発生回路３は、パ
ルス発生回路１ａとモジュラスカウンタ２とで構成され
る。モジュラスカウンタ２は法を整数Ｍとしてパルス発
生回路１ａのパルスを計数しており、モジュラスカウン
タ２の計数値である出力信号は、のこぎり波状の信号と
なる。例えばＭを「３」とした場合のモジュラスカウン
タ２の出力信号を図９に示す。
の構成を図８に示す。この回路は、基準信号発生回路３
で発生する基準信号と被測定信号との位相差をｍビット
の２進符号として出力する。基準信号発生回路３は、パ
ルス発生回路１ａとモジュラスカウンタ２とで構成され
る。モジュラスカウンタ２は法を整数Ｍとしてパルス発
生回路１ａのパルスを計数しており、モジュラスカウン
タ２の計数値である出力信号は、のこぎり波状の信号と
なる。例えばＭを「３」とした場合のモジュラスカウン
タ２の出力信号を図９に示す。
【０００３】このモジュラスカウンタ２の計数値の
「０」とＭとをそれぞれ基準信号の位相ΦREF である０
ｒａｄと２πｒａｄに割り当てる。このような基準信号
を被測定信号に同期したトリガ信号を用いてラッチ回路
４でΦREF をサンプルしてこの結果をホールドする。図
９の例では被測定信号の立ち上がりでトリガ信号を発生
し、このトリガ信号の立ち上がりでラッチ回路４を駆動
する。以上のように、ラッチ回路４の出力は基準信号と
被測定信号との位相差に比例した２進のディジタル信号
となる。
「０」とＭとをそれぞれ基準信号の位相ΦREF である０
ｒａｄと２πｒａｄに割り当てる。このような基準信号
を被測定信号に同期したトリガ信号を用いてラッチ回路
４でΦREF をサンプルしてこの結果をホールドする。図
９の例では被測定信号の立ち上がりでトリガ信号を発生
し、このトリガ信号の立ち上がりでラッチ回路４を駆動
する。以上のように、ラッチ回路４の出力は基準信号と
被測定信号との位相差に比例した２進のディジタル信号
となる。
【０００４】このようなディジタル回路で構成したサン
プルホールド型位相比較回路において、基準信号の位相
差ΦREF の分解能ΦQ はカウンタの最大カウント値であ
る法Ｍにより定まり、 ΦQ ＝２π／（Ｍ＋１） （１） のように表すことができる。
プルホールド型位相比較回路において、基準信号の位相
差ΦREF の分解能ΦQ はカウンタの最大カウント値であ
る法Ｍにより定まり、 ΦQ ＝２π／（Ｍ＋１） （１） のように表すことができる。
【０００５】ここで、基準位相ΦREF は、モジュラスカ
ウンタ２のカウント値Ｃに対して ΦREF ＝ΦQ Ｃ （２） （Ｃ＝０，１，２，３，０，１，２，３，・・・，Ｍ）
のように変化してゆく。
ウンタ２のカウント値Ｃに対して ΦREF ＝ΦQ Ｃ （２） （Ｃ＝０，１，２，３，０，１，２，３，・・・，Ｍ）
のように変化してゆく。
【０００６】このような位相比較回路は、以下に説明す
る理由により分解能を向上することが困難であった。即
ち位相分解能は（１）式に示すように、モジュラスカウ
ンタ２の最大カウント数、即ち法Ｍによって決まってい
る。例えば２ビットのカウンタを使用した場合に、カウ
ンタは「０」から「３」までを計数することになる。こ
の場合、位相分解能ΦQ は、２π／４ｒａｄとなる。カ
ウンタのビット数ｍと法Ｍとの関係は、Ｍ＝２m −１で
あるから、（１）式はさらに ΦQ ＝２π／２m （３） となる。
る理由により分解能を向上することが困難であった。即
ち位相分解能は（１）式に示すように、モジュラスカウ
ンタ２の最大カウント数、即ち法Ｍによって決まってい
る。例えば２ビットのカウンタを使用した場合に、カウ
ンタは「０」から「３」までを計数することになる。こ
の場合、位相分解能ΦQ は、２π／４ｒａｄとなる。カ
ウンタのビット数ｍと法Ｍとの関係は、Ｍ＝２m −１で
あるから、（１）式はさらに ΦQ ＝２π／２m （３） となる。
【０００７】したがって、分解能を上げるためにはモジ
ュラスカウンタ２のビット数を増やすようにすれば良
い。一方、パルス発生回路１ａの出力周波数ｆCLK は、
カウンタの計数値が「０」から「Ｍ」までを一巡する繰
り返し周波数をｆREF とすれば、 ｆCLK ＝ｆREF ２m （４） のように表せる。
ュラスカウンタ２のビット数を増やすようにすれば良
い。一方、パルス発生回路１ａの出力周波数ｆCLK は、
カウンタの計数値が「０」から「Ｍ」までを一巡する繰
り返し周波数をｆREF とすれば、 ｆCLK ＝ｆREF ２m （４） のように表せる。
【０００８】分解能を上げるためには、カウンタのビッ
ト数ｍを増やすことになる。このため、ｆCLK は、
（４）式にしたがって飛躍的に大きくなる。このように
非常に高い位相分解能を得るためには、ｆCLK を非常に
高くしなければならない。
ト数ｍを増やすことになる。このため、ｆCLK は、
（４）式にしたがって飛躍的に大きくなる。このように
非常に高い位相分解能を得るためには、ｆCLK を非常に
高くしなければならない。
【０００９】
【発明が解決しようとする課題】従来の位相比較回路に
おいては、非常に高い位相分解能を得るためには、ｆCL
K を非常に高くしなければならない。したがって非常に
高いｆCLK で動作するカウンタは消費電力が大となるこ
とから、従来の高分解能の位相比較回路は消費電力が大
きくなるという問題があった。したがって、本発明は低
消費電力かつ高分解能の位相比較回路を得ることを目的
とする。
おいては、非常に高い位相分解能を得るためには、ｆCL
K を非常に高くしなければならない。したがって非常に
高いｆCLK で動作するカウンタは消費電力が大となるこ
とから、従来の高分解能の位相比較回路は消費電力が大
きくなるという問題があった。したがって、本発明は低
消費電力かつ高分解能の位相比較回路を得ることを目的
とする。
【００１０】
【課題を解決するための手段】このような課題を解決す
るために本発明は、高い出力周波数を有する第２のパル
ス発生回路及び高速パルスを計数するカウンタを設け、
ラッチ回路の出力値とカウンタの出力値とから被測定信
号と基準信号との位相差を得るようにしたものである。
また、カウンタが動作期間中のみ第２のパルス発生回路
及びカウンタへ電源を供給するようにしたものである。
るために本発明は、高い出力周波数を有する第２のパル
ス発生回路及び高速パルスを計数するカウンタを設け、
ラッチ回路の出力値とカウンタの出力値とから被測定信
号と基準信号との位相差を得るようにしたものである。
また、カウンタが動作期間中のみ第２のパルス発生回路
及びカウンタへ電源を供給するようにしたものである。
【００１１】
【作用】したがって、高速パルスが計数可能なカウンタ
により、被測定信号と基準信号との位相差を高い分解能
で得ることができる。また、このカウンタは断続的に動
作するため、回路の低消費電力化が可能になる。
により、被測定信号と基準信号との位相差を高い分解能
で得ることができる。また、このカウンタは断続的に動
作するため、回路の低消費電力化が可能になる。
【００１２】
【実施例】以下、本発明について図面を参照して説明す
る。図１は、本発明に係る位相比較回路の一実施例を示
すブロック図であり、特許請求の範囲の請求項１に対応
するものである。これは図８に示す従来の位相比較回路
に第２パルス発生回路５およびカウンタ６を新たに設け
たものである。また、第１パルス発生回路１は、図８の
従来のパルス発生回路１ａと同様である。法Ｍのモジュ
ラスカウンタ２の出力信号である基準信号と被測定信号
との位相差比較は、従来のサンプルホールド型位相比較
回路と同様に、被測定信号に同期したトリガ信号で基準
信号の位相ΦREF をラッチ回路４によりラッチする。例
えば法ＭカウンタのＭを「３」とすれば、位相分解能
（ΦQ ＝２π／４ｒａｄ）でΦREF と被測定信号との位
相を比較できる。カウンタ６は、これより高い位相分解
能を得るために設けている。
る。図１は、本発明に係る位相比較回路の一実施例を示
すブロック図であり、特許請求の範囲の請求項１に対応
するものである。これは図８に示す従来の位相比較回路
に第２パルス発生回路５およびカウンタ６を新たに設け
たものである。また、第１パルス発生回路１は、図８の
従来のパルス発生回路１ａと同様である。法Ｍのモジュ
ラスカウンタ２の出力信号である基準信号と被測定信号
との位相差比較は、従来のサンプルホールド型位相比較
回路と同様に、被測定信号に同期したトリガ信号で基準
信号の位相ΦREF をラッチ回路４によりラッチする。例
えば法ＭカウンタのＭを「３」とすれば、位相分解能
（ΦQ ＝２π／４ｒａｄ）でΦREF と被測定信号との位
相を比較できる。カウンタ６は、これより高い位相分解
能を得るために設けている。
【００１３】次に、図２に各部の信号のタイミングを示
す。カウンタ６は、トリガ信号の立ち上がりで第２パル
ス発生回路５の出力パルスのカウントを開始し、最寄り
の第１パルス発生回路１の出力の立ち上がりでカウント
を終了する。ここで例えば、第２パルス発生回路５の出
力周波数ｆCLK2を第１パルス発生回路１の出力周波数ｆ
CLK1の３２倍に選べば、位相分解能（ΦQ ＝２π／４ｒ
ａｄ）をさらに３２分割できる。したがって、カウンタ
６のカウント値を使用して位相分解能を従来の位相比較
回路に比べ３２倍に高くすることができる。
す。カウンタ６は、トリガ信号の立ち上がりで第２パル
ス発生回路５の出力パルスのカウントを開始し、最寄り
の第１パルス発生回路１の出力の立ち上がりでカウント
を終了する。ここで例えば、第２パルス発生回路５の出
力周波数ｆCLK2を第１パルス発生回路１の出力周波数ｆ
CLK1の３２倍に選べば、位相分解能（ΦQ ＝２π／４ｒ
ａｄ）をさらに３２分割できる。したがって、カウンタ
６のカウント値を使用して位相分解能を従来の位相比較
回路に比べ３２倍に高くすることができる。
【００１４】一般に、出力周波数ｆCLK2を ｆCLK2＝ｋｆCLK2（ただし、ｋは１以上の正の整数） （５）
【００１５】のように選べば、カウンタ６における位相
分解能ΦQBは、モジュラスカウンタ２における位相分解
能をΦQ とすると ΦQB＝ΦQ ／ｋ （６） のようにｋ倍に高くできる。
分解能ΦQBは、モジュラスカウンタ２における位相分解
能をΦQ とすると ΦQB＝ΦQ ／ｋ （６） のようにｋ倍に高くできる。
【００１６】したがって、ラッチ回路４の出力値とカウ
ンタ６の出力値とから基準位相ΦRE F は、 ΦREF ＝ΦQ Ｃ＋ΦQB（ｋ−ＣB ） ＝ΦQ Ｃ＋ΦQ （ｋ−ＣB ）／ｋ ＝ΦQ ｛Ｃ＋（ｋ−ＣB ）／ｋ｝ （７） ［ただし、ＣB はカウンタのカウント値（「０」から
「ｋ」］と表せる。
ンタ６の出力値とから基準位相ΦRE F は、 ΦREF ＝ΦQ Ｃ＋ΦQB（ｋ−ＣB ） ＝ΦQ Ｃ＋ΦQ （ｋ−ＣB ）／ｋ ＝ΦQ ｛Ｃ＋（ｋ−ＣB ）／ｋ｝ （７） ［ただし、ＣB はカウンタのカウント値（「０」から
「ｋ」］と表せる。
【００１７】データ処理回路８は、この（７）式の演算
を行い、演算結果を出力する。例えばｋを「２」のｎ乗
（ｎは整数）に選んだ場合、カウンタ６はｎビットカウ
ンタを使用すれば良く、データ処理回路８の出力はｍ＋
ｎビットの２進データとなる。このような演算は、ディ
ジタル加減算回路やＲＯＭテーブル等により容易に実現
できる。このようにラッチ回路４の出力値とカウンタ６
の出力値とから、被測定信号と基準信号との位相差を高
い分解能で得ることができる。
を行い、演算結果を出力する。例えばｋを「２」のｎ乗
（ｎは整数）に選んだ場合、カウンタ６はｎビットカウ
ンタを使用すれば良く、データ処理回路８の出力はｍ＋
ｎビットの２進データとなる。このような演算は、ディ
ジタル加減算回路やＲＯＭテーブル等により容易に実現
できる。このようにラッチ回路４の出力値とカウンタ６
の出力値とから、被測定信号と基準信号との位相差を高
い分解能で得ることができる。
【００１８】次に、図３は本発明の第２の実施例を示す
ブロック図である。これは、特許請求の範囲の請求項２
に対応するものであり、上記の実施例に電源制御回路９
を付加したものである。電源制御回路９は、カウンタ６
がカウントを行う期間のみ第２パルス発生回路５とカウ
ンタ６とに電源を供給する。その電源投入のタイミング
を図４に示す。こうした電源制御を行うことにより、平
均的な消費電力を大幅に低減できる。即ち、第２パルス
発生回路５とカウンタ６との和の電力をＰ0 としたと
き、平均の電力ＰB は、第１パルス発生回路１の出力周
波数ｆCLK1と基準信号の周波数ｆRE F とから ＰB ＝Ｐ0 ・ｆREF ／ｆCLK1 （８）
ブロック図である。これは、特許請求の範囲の請求項２
に対応するものであり、上記の実施例に電源制御回路９
を付加したものである。電源制御回路９は、カウンタ６
がカウントを行う期間のみ第２パルス発生回路５とカウ
ンタ６とに電源を供給する。その電源投入のタイミング
を図４に示す。こうした電源制御を行うことにより、平
均的な消費電力を大幅に低減できる。即ち、第２パルス
発生回路５とカウンタ６との和の電力をＰ0 としたと
き、平均の電力ＰB は、第１パルス発生回路１の出力周
波数ｆCLK1と基準信号の周波数ｆRE F とから ＰB ＝Ｐ0 ・ｆREF ／ｆCLK1 （８）
【００１９】のように表せ、かつ（４）式から ＰB ＝Ｐ0 ／２m （９） のようになる。例えば、モジュラスカウンタ２のビット
数ｍを「２」とすれば、平均的な消費電力を１／４に低
減することができる。このように、本実施例の位相比較
回路は、高い位相分解能を有し、しかも低消費電力で回
路を構成できる。
数ｍを「２」とすれば、平均的な消費電力を１／４に低
減することができる。このように、本実施例の位相比較
回路は、高い位相分解能を有し、しかも低消費電力で回
路を構成できる。
【００２０】次に、図５は本発明の第３の実施例を示す
ブロック図である。これは、特許請求の範囲の請求項３
に対応するものであり、図１の位相比較回路を用いた位
相同期発振回路で、図１の位相比較回路に加えて、Ｄ／
Ａ変換回路１０、電圧制御発振回路（ＶＣＯ）１１およ
び可変分周回路１２を備えている。なお、位相比較回路
の位相差出力はｍ＋ｎビットの２進ディジタル信号であ
り、Ｄ／Ａ変換回路１０はこのディジタル信号をＶＣＯ
の制御電圧に変換するために設けてある。
ブロック図である。これは、特許請求の範囲の請求項３
に対応するものであり、図１の位相比較回路を用いた位
相同期発振回路で、図１の位相比較回路に加えて、Ｄ／
Ａ変換回路１０、電圧制御発振回路（ＶＣＯ）１１およ
び可変分周回路１２を備えている。なお、位相比較回路
の位相差出力はｍ＋ｎビットの２進ディジタル信号であ
り、Ｄ／Ａ変換回路１０はこのディジタル信号をＶＣＯ
の制御電圧に変換するために設けてある。
【００２１】この位相同期発振回路は、モジュラスカウ
ンタ２の出力である基準信号ｆREFと可変分周回路１２
の出力周波数とが一致するような負帰還ループとなって
いる。したがって出力周波数ｆ0 は、 ｆREF ＝ｆ0 ／Ｎ （１０） ｆ0 ＝ＮｆREF （１１） ［ただし、Ｎは可変分周回路の分周比（整数）］のよう
に表すことができる。したがって、分周比Ｎを変えるこ
とにより、出力周波数をｆREF の整数倍で設定できる。
ンタ２の出力である基準信号ｆREFと可変分周回路１２
の出力周波数とが一致するような負帰還ループとなって
いる。したがって出力周波数ｆ0 は、 ｆREF ＝ｆ0 ／Ｎ （１０） ｆ0 ＝ＮｆREF （１１） ［ただし、Ｎは可変分周回路の分周比（整数）］のよう
に表すことができる。したがって、分周比Ｎを変えるこ
とにより、出力周波数をｆREF の整数倍で設定できる。
【００２２】このような特許請求の範囲の請求項１に対
応する位相比較回路を用いた位相同期発振回路は、高い
位相差検出感度を有するため、周波数切換時の過渡応答
時間を短縮できる。例えば、ｍビットのモジュラスカウ
ンタ２を使用した従来の位相比較回路の位相差検出感度
ＫΦは、 ＫΦ＝２m ／２π （１２） と表せるが、請求項１の位相比較回路のようにカウンタ
を設けることにより、 ＫΦ＝２m+n ／２π（ｎはカウンタの所要ビット数） （１３） のように表せ、位相検出感度を大きく改善できる。
応する位相比較回路を用いた位相同期発振回路は、高い
位相差検出感度を有するため、周波数切換時の過渡応答
時間を短縮できる。例えば、ｍビットのモジュラスカウ
ンタ２を使用した従来の位相比較回路の位相差検出感度
ＫΦは、 ＫΦ＝２m ／２π （１２） と表せるが、請求項１の位相比較回路のようにカウンタ
を設けることにより、 ＫΦ＝２m+n ／２π（ｎはカウンタの所要ビット数） （１３） のように表せ、位相検出感度を大きく改善できる。
【００２３】一方、位相同期発振回路の過渡応答の収束
時間は、位相比較感度、ＶＣＯの周波数制御感度および
分周比によって決まり、位相比較感度が高いほど収束時
間は短くなる。したがって、本実施例の位相同期発振回
路は周波数を高速に切り替えることができる。また、第
２パルス発生回路５とカウンタ６との電源を上記したよ
うに制御すれば、消費電力を大幅に低減できる。
時間は、位相比較感度、ＶＣＯの周波数制御感度および
分周比によって決まり、位相比較感度が高いほど収束時
間は短くなる。したがって、本実施例の位相同期発振回
路は周波数を高速に切り替えることができる。また、第
２パルス発生回路５とカウンタ６との電源を上記したよ
うに制御すれば、消費電力を大幅に低減できる。
【００２４】図５の実施例は、位相比較回路の出力に積
分回路を設けていない。このため、周波数切換を行わな
い定常時において、基準位相ΦREF と可変分周回路の出
力信号との位相差に定常位相誤差を生じる。この定常位
相誤差をゼロにするためには、位相比較回路の出力に積
分回路を挿入すれば良い。
分回路を設けていない。このため、周波数切換を行わな
い定常時において、基準位相ΦREF と可変分周回路の出
力信号との位相差に定常位相誤差を生じる。この定常位
相誤差をゼロにするためには、位相比較回路の出力に積
分回路を挿入すれば良い。
【００２５】次に、図６は本発明の第４の実施例を示す
ブロック図である。これは、特許請求の範囲の請求項４
に対応するものであり、図５の実施例と異なる点は、第
２パルス発生回路５の代わりにに周波数逓倍回路１３を
用いている点である。この周波数逓倍回路１３は、第１
パルス発生回路１の出力信号を逓倍して、その逓倍した
信号をカウンタに加える。このような構成においても、
上記（特許請求の範囲の第３項）と同様の効果が得られ
る。さらに、第１パルス発生回路１の出力パルスと周波
数逓倍回路１３の出力パルスとは位相同期しているの
で、最終的な位相差出力における誤差が極めて小さい。
したがって、電圧制御発振回路１１の出力信号の位相雑
音を小さくできる。
ブロック図である。これは、特許請求の範囲の請求項４
に対応するものであり、図５の実施例と異なる点は、第
２パルス発生回路５の代わりにに周波数逓倍回路１３を
用いている点である。この周波数逓倍回路１３は、第１
パルス発生回路１の出力信号を逓倍して、その逓倍した
信号をカウンタに加える。このような構成においても、
上記（特許請求の範囲の第３項）と同様の効果が得られ
る。さらに、第１パルス発生回路１の出力パルスと周波
数逓倍回路１３の出力パルスとは位相同期しているの
で、最終的な位相差出力における誤差が極めて小さい。
したがって、電圧制御発振回路１１の出力信号の位相雑
音を小さくできる。
【００２６】次に、図７は本発明の第５の実施例を示す
ブロック図である。これは、特許請求の範囲の請求項５
に対応するものであり、第２パルス発生回路５の出力パ
ルスとしてＶＣＯの出力信号を使用している。ただし、
ＶＣＯの出力信号をカウンタで計数可能なＴＴＬレベ
ル、ＥＣＬレベル等の論理レベルに変換を必要とする場
合は、変換回路１４を設ける。また、周波数逓倍回路１
３や分周器を挿入しても以下に述べるような効果が得ら
れる。
ブロック図である。これは、特許請求の範囲の請求項５
に対応するものであり、第２パルス発生回路５の出力パ
ルスとしてＶＣＯの出力信号を使用している。ただし、
ＶＣＯの出力信号をカウンタで計数可能なＴＴＬレベ
ル、ＥＣＬレベル等の論理レベルに変換を必要とする場
合は、変換回路１４を設ける。また、周波数逓倍回路１
３や分周器を挿入しても以下に述べるような効果が得ら
れる。
【００２７】即ち、このような構成は、ＶＣＯ出力周波
数が第１のパルス発生回路の出力パルスの周波数ｆCLK1
に比べて非常に高い場合に有効である。ここで、ｆCLK2
はＶＣＯ出力周波数と同様であるから、ｆCLK1とｆCLK2
との関係が出力周波数によって変わってしまう。したが
って、周波数によって位相差出力に誤差を生じることに
なる。しかし、出力周波数の可変範囲の小さい場合は位
相差出力の誤差は極めて小さい。例えば、移動通信で使
用する位相同期発振回路は、８００ＭＨZ 帯で周波数変
化幅が２５ＭＨZ と非常に小さい。このような位相同期
発振回路において、本実施例は、第２パルス発生回路５
を省略できるため、回路の小型化と低消費電力化に有効
である。
数が第１のパルス発生回路の出力パルスの周波数ｆCLK1
に比べて非常に高い場合に有効である。ここで、ｆCLK2
はＶＣＯ出力周波数と同様であるから、ｆCLK1とｆCLK2
との関係が出力周波数によって変わってしまう。したが
って、周波数によって位相差出力に誤差を生じることに
なる。しかし、出力周波数の可変範囲の小さい場合は位
相差出力の誤差は極めて小さい。例えば、移動通信で使
用する位相同期発振回路は、８００ＭＨZ 帯で周波数変
化幅が２５ＭＨZ と非常に小さい。このような位相同期
発振回路において、本実施例は、第２パルス発生回路５
を省略できるため、回路の小型化と低消費電力化に有効
である。
【００２８】
【発明の効果】以上説明したように本発明に係る位相比
較回路は、低消費電力で高い位相分解能を得ることがで
きる。また、この位相比較回路は位相同期発振回路に適
用することができ、上記位相比較回路が高い位相比較感
度を有することから、これを適用した位相同期発振回路
は、過渡応答の収束時間が速く、周波数を高速で切り換
えることができ、さらに回路の主要部分はディジタル回
路で構成できるため、ＩＣ化が容易となりしたがって回
路の小型化が実現できる。
較回路は、低消費電力で高い位相分解能を得ることがで
きる。また、この位相比較回路は位相同期発振回路に適
用することができ、上記位相比較回路が高い位相比較感
度を有することから、これを適用した位相同期発振回路
は、過渡応答の収束時間が速く、周波数を高速で切り換
えることができ、さらに回路の主要部分はディジタル回
路で構成できるため、ＩＣ化が容易となりしたがって回
路の小型化が実現できる。
【図１】本発明の一実施例を示すブロック図である。
【図２】上記実施例回路の各部のタイミングチャートで
ある。
ある。
【図３】本発明の第２の実施例を示すブロック図であ
る。
る。
【図４】上記第２の実施例回路の各部のタイミングチャ
ートである。
ートである。
【図５】本発明の第３の実施例を示すブロック図であ
る。
る。
【図６】本発明の第４の実施例を示すブロック図であ
る。
る。
【図７】本発明の第５の実施例を示すブロック図であ
る。
る。
【図８】従来の位相比較回路のブロック図である。
【図９】従来の位相比較回路のタイミングチャートであ
る。
る。
１ 第１パルス発生回路 ２ モジュラスカウンタ ３ 基準信号発生回路 ４ ラッチ回路 ５ 第２パルス発生回路 ６ カウンタ ７ トリガ発生回路 ８ データ処理回路 ９ 電源制御回路 １０ Ｄ／Ａ変換回路 １１ 電圧制御発振回路 １２ 可変分周回路 １３ 周波数逓倍回路 １４ 変換回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 室田 和昭 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内
Claims (5)
- 【請求項１】 第１のパルス発生回路とこの第１のパル
ス発生回路の出力パルスを計数するモジュラスカウンタ
とで構成される基準信号発生回路と、 被測定信号に同期したトリガ信号を発生するトリガ発生
回路と、 前記トリガ信号発生時に前記基準信号発生回路の出力デ
ータを記憶するラッチ回路と、 前記第１のパルス発生回路のパルス繰り返し周波数より
も高い繰り返し周波数のパルスを発生する第２のパルス
発生回路と、 この第２のパルス発生回路の出力パルスを計数するカウ
ンタと、 前記ラッチ回路の記憶データと前記カウンタの計数デー
タとを入力データとするデータ処理回路とを備え、前記
カウンタは前記被測定信号に同期したトリガ信号発生時
に計数動作を開始し、かつ前記第１のパルス発生回路の
出力パルスの発生時に計数動作を終止し、その終止点で
の前記カウンタの計数データと前記ラッチ回路の記憶デ
ータとを用いて、前記データ処理回路が前記基準信号発
生回路の出力信号と前記被測定信号の周波数との位相差
情報を有する信号を算出して出力することを特徴とする
位相比較回路。 - 【請求項２】 請求項１記載の位相比較回路において、 前記位相比較回路の第２のパルス発生回路およびカウン
タへの電源供給を制御する電源制御回路を備え、前記電
源制御回路は前記カウンタの計数期間のみ電源を供給す
ることを特徴とするサンプルホールド位相比較回路。 - 【請求項３】 請求項１または請求項２記載の位相比較
回路において、 電圧制御発振回路と、 この電圧制御発振回路の出力信号を分周すると共に分周
した信号を前記位相比較回路の被測定信号とする可変分
周回路と、 前記位相比較回路の信号データを基に前記電圧制御発振
回路の周波数制御電圧を発生するＤ／Ａ変換回路とを備
えたことを特徴とする位相同期発振回路。 - 【請求項４】 請求項３記載の位相同期発振回路におい
て、 前記第２のパルス発生回路の代わりに前記第１のパルス
発生回路の出力パルスを周波数逓倍する周波数逓倍回路
を備えたことを特徴とする位相同期発振回路。 - 【請求項５】 請求項３記載の位相同期発振回路におい
て、 前記第２のパルス発生回路の代わりに前記電圧制御発振
回路の出力信号に同期したパルスを発生する変換回路を
備えたことを特徴とする位相同期発振回路。
Priority Applications (5)
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|---|---|---|---|
| JP4027515A JP2980267B2 (ja) | 1992-01-20 | 1992-01-20 | 位相比較回路およびこれを用いた位相同期発振回路 |
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| EP93100085A EP0552601B1 (en) | 1992-01-20 | 1993-01-05 | Phase comparator |
| CA002087516A CA2087516C (en) | 1992-01-20 | 1993-01-18 | High precision digital phase comparator |
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|---|---|---|---|
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|---|---|
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| JP2980267B2 JP2980267B2 (ja) | 1999-11-22 |
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| JP (1) | JP2980267B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| AUPO072096A0 (en) * | 1996-06-28 | 1996-07-25 | Curtin University Of Technology | Precise digital frequency detection |
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| US8125250B2 (en) | 2010-03-26 | 2012-02-28 | Apple Inc. | Frequency detection mechanism for a clock generation circuit |
| JP6430274B2 (ja) * | 2015-02-03 | 2018-11-28 | 株式会社東芝 | 位相差検出方法 |
| JP2016171452A (ja) * | 2015-03-12 | 2016-09-23 | 富士通株式会社 | 電子回路、認証装置及び認証システム |
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| US5084669A (en) * | 1990-03-08 | 1992-01-28 | Telefonaktiebolaget L M Ericsson | Direct phase digitization |
-
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- 1992-01-20 JP JP4027515A patent/JP2980267B2/ja not_active Expired - Fee Related
- 1992-12-22 US US07/995,163 patent/US5302908A/en not_active Expired - Lifetime
-
1993
- 1993-01-05 DE DE69305873T patent/DE69305873T2/de not_active Expired - Lifetime
- 1993-01-05 EP EP93100085A patent/EP0552601B1/en not_active Expired - Lifetime
- 1993-01-18 CA CA002087516A patent/CA2087516C/en not_active Expired - Lifetime
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