JP3179527B2 - デジタル信号合成方法及び装置 - Google Patents
デジタル信号合成方法及び装置Info
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- H04L27/10—Frequency-modulated carrier systems, i.e. using frequency-shift keying
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- H04L27/122—Modulator circuits; Transmitter circuits using digital generation of carrier signals
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Description
【０００１】
【発明の技術分野】本発明は位相記憶を用いたデジタル
信号合成装置に関する。
信号合成装置に関する。
【０００２】
【従来技術とその問題点】信号を合成する技術には、直
接アナログ合成、間接アナログ合成、および直接デジタ
ル合成という明らかに異なる三つの方法が使われてい
る。
接アナログ合成、間接アナログ合成、および直接デジタ
ル合成という明らかに異なる三つの方法が使われてい
る。
【０００３】直接アナログ合成法では、所要信号を、基
準周波数信号を逓倍，逓降して得た信号の各種組合せを
結合したり混合したりして作り出している。周波数範囲
の広い信号を合成するには、この直接法は、進倍，進降
および組合せ混合のプロセスに多数の構成要素が必要で
あるため、極めて複雑且つ経費高になる。したがって、
この方法は、高い周波数または広い周波数の範囲では信
号の合成に広くは使用されていない。
準周波数信号を逓倍，逓降して得た信号の各種組合せを
結合したり混合したりして作り出している。周波数範囲
の広い信号を合成するには、この直接法は、進倍，進降
および組合せ混合のプロセスに多数の構成要素が必要で
あるため、極めて複雑且つ経費高になる。したがって、
この方法は、高い周波数または広い周波数の範囲では信
号の合成に広くは使用されていない。
【０００４】間接アナログ合成では、プログラマブル分
周器を備えた位相ロックループが、所要周波数の信号を
合成するのに普通に使用されている。この方法では、現
在のところ市販製品および専用用途に明らかに最も広く
使用されている。この方法の人気は大部分、プログラム
可能分周器が集積回路の形で廉価に得られることによっ
ている。その結果、実質上、特に直接アナログ合成と比
較して、簡単になっている。
周器を備えた位相ロックループが、所要周波数の信号を
合成するのに普通に使用されている。この方法では、現
在のところ市販製品および専用用途に明らかに最も広く
使用されている。この方法の人気は大部分、プログラム
可能分周器が集積回路の形で廉価に得られることによっ
ている。その結果、実質上、特に直接アナログ合成と比
較して、簡単になっている。
【０００５】直接デジタル合成は、アナログ合成に関連
する上述の問題を回避するのに有用である。基本的に
は、デジタル合成は、デジタル論理回路により所望の信
号を表わすための点の流れを発生することから成る。次
いでこの数値データの流れをｋビットのデジタル・アナ
ログ変換器（ＤＡＣ）により実際の所要信号に変換す
る。ＤＡＣの出力を更に処理して一層有用な信号にする
ことができる。たとえば、この出力は、信号を一層なめ
らかに且つきれいにするため低域フィルタを、および変
換およびろ波のプロセスで蒙った損失を補償するため増
幅器を通過することができる。得られるアナログ出力に
は、理想的には、サンプリング成分が全く無い。従来技
術での信号を合成するこのようなシステムの一例は、米
国特許第３，９２８，８１３号に記されている。図７
は、従来技術で既知の一つの典型的なディジタル数値合
成器を示す。位相累積器１０５の出力はサイン・ルック
アップＲＯＭ（リード・オンリ・メモリ）１０６により
正弦波出力１０３とされ、ＤＡＣ１０７でアナログ信号
に変換された後低域フィルタ（ＬＰＦ）１０８により雑
音除去後増幅器１０９を介して出力され出力１０４が得
られる。このシステムの周波数決定関係式は、 Ｆ＝（Δφ／ΔＴ）／（２π） である。ここでΔφは、システム出力信号の周波数Ｆを
一義的に決定する入力位相の増分であり、ΔＴは、シス
テムのデジタルクロックの周期、すなわち１／Ｆclock
であり、Ｆclock は、システムクロックの周波数であ
る。このシステムでは、２πは２M と規定されている
が、ＭはΔφのビット数であり、従ってΔφは０から２
M −１までの範囲にある。
する上述の問題を回避するのに有用である。基本的に
は、デジタル合成は、デジタル論理回路により所望の信
号を表わすための点の流れを発生することから成る。次
いでこの数値データの流れをｋビットのデジタル・アナ
ログ変換器（ＤＡＣ）により実際の所要信号に変換す
る。ＤＡＣの出力を更に処理して一層有用な信号にする
ことができる。たとえば、この出力は、信号を一層なめ
らかに且つきれいにするため低域フィルタを、および変
換およびろ波のプロセスで蒙った損失を補償するため増
幅器を通過することができる。得られるアナログ出力に
は、理想的には、サンプリング成分が全く無い。従来技
術での信号を合成するこのようなシステムの一例は、米
国特許第３，９２８，８１３号に記されている。図７
は、従来技術で既知の一つの典型的なディジタル数値合
成器を示す。位相累積器１０５の出力はサイン・ルック
アップＲＯＭ（リード・オンリ・メモリ）１０６により
正弦波出力１０３とされ、ＤＡＣ１０７でアナログ信号
に変換された後低域フィルタ（ＬＰＦ）１０８により雑
音除去後増幅器１０９を介して出力され出力１０４が得
られる。このシステムの周波数決定関係式は、 Ｆ＝（Δφ／ΔＴ）／（２π） である。ここでΔφは、システム出力信号の周波数Ｆを
一義的に決定する入力位相の増分であり、ΔＴは、シス
テムのデジタルクロックの周期、すなわち１／Ｆclock
であり、Ｆclock は、システムクロックの周波数であ
る。このシステムでは、２πは２M と規定されている
が、ＭはΔφのビット数であり、従ってΔφは０から２
M −１までの範囲にある。
【０００６】図７の基本システムは、位相累積器１０５
の出力１０１に、位相変調項ＰＭ（Ｔ）を追加すること
により位相変調を行うように容易に修正される。また、
周波数変調は、搬送波位相増分に周波数変調位相増分を
追加して瞬時位相増分Δφ１０２を形成することにより
実現することができる。真に万能な信号合成器では、振
幅変調をシステムに追加することもできる。この構成の
場合には、正弦表（サイン・ルックアップ・テーブル）
出力１０３に高速乗算器を付加すればよい。システム出
力信号を変調する同様な他の構成については米国特許第
４，３３１，９４１号に述べられている。
の出力１０１に、位相変調項ＰＭ（Ｔ）を追加すること
により位相変調を行うように容易に修正される。また、
周波数変調は、搬送波位相増分に周波数変調位相増分を
追加して瞬時位相増分Δφ１０２を形成することにより
実現することができる。真に万能な信号合成器では、振
幅変調をシステムに追加することもできる。この構成の
場合には、正弦表（サイン・ルックアップ・テーブル）
出力１０３に高速乗算器を付加すればよい。システム出
力信号を変調する同様な他の構成については米国特許第
４，３３１，９４１号に述べられている。
【０００７】図７のシステムは、高速切換周波数源とし
ても使用することができる。この回路のこのような使用
法は極めて普通のことである。何故なら回路出力１０４
は、搬送波位相増分１０２をΔφ1 からΔφ2 に変える
ことによりＦ1 からＦ2 に変ることができるからであ
る。しかしながら、実施するのに必要な各切換周波数に
関連する乗算および混合のプロセスが複雑であるため、
同程度に高速のアナログ式切換合成器を作ることは非常
に困難である。
ても使用することができる。この回路のこのような使用
法は極めて普通のことである。何故なら回路出力１０４
は、搬送波位相増分１０２をΔφ1 からΔφ2 に変える
ことによりＦ1 からＦ2 に変ることができるからであ
る。しかしながら、実施するのに必要な各切換周波数に
関連する乗算および混合のプロセスが複雑であるため、
同程度に高速のアナログ式切換合成器を作ることは非常
に困難である。
【０００８】図７の合成器の１つの特質は、隣接出力周
波数間で位相が連続していることである。換言すれば、
第１の周波数Ｆ1 から第２の周波数Ｆ2 への遷移は、搬
送波の振幅が急激に変化しないで行われる。この急激な
変化が無いということは、システム出力信号が周波数Ｆ
1 から周波数Ｆ2 に切換わる瞬間に位相の不連続が発生
しないということを意味する。合成器出力信号のこの位
相連続性を認めるには、図８の位相傾斜２０１、２０
２、２０３で表わされた合成器を考えるのがよい。位相
傾斜２０１、２０２、２０３は、図７の位相累積器１０
５の、三つの異なる搬送波位相増分Δφ１０２、Δ
φ1 、Δφ2 、およびΔφ3 に対する例示的出力を形成
している。これら搬送波位相増分は、それぞれ、三つの
出力周波数Ｆ1 、Ｆ2 、およびＦ3 に対応している。図
８で、各周波数切換点２０４での位相もまた不連続無し
で変化している。図示した時間増分ＴN では、総計で６
６．５２ラジアンの位相が累積している。この量は、正
弦波の約１０．５サイクルに相当する。
波数間で位相が連続していることである。換言すれば、
第１の周波数Ｆ1 から第２の周波数Ｆ2 への遷移は、搬
送波の振幅が急激に変化しないで行われる。この急激な
変化が無いということは、システム出力信号が周波数Ｆ
1 から周波数Ｆ2 に切換わる瞬間に位相の不連続が発生
しないということを意味する。合成器出力信号のこの位
相連続性を認めるには、図８の位相傾斜２０１、２０
２、２０３で表わされた合成器を考えるのがよい。位相
傾斜２０１、２０２、２０３は、図７の位相累積器１０
５の、三つの異なる搬送波位相増分Δφ１０２、Δ
φ1 、Δφ2 、およびΔφ3 に対する例示的出力を形成
している。これら搬送波位相増分は、それぞれ、三つの
出力周波数Ｆ1 、Ｆ2 、およびＦ3 に対応している。図
８で、各周波数切換点２０４での位相もまた不連続無し
で変化している。図示した時間増分ＴN では、総計で６
６．５２ラジアンの位相が累積している。この量は、正
弦波の約１０．５サイクルに相当する。
【０００９】図３は、図７のサイン・ルックアップＲＯ
Ｍ１０６およびＤＡＣ（デジタル・アナログ変換器）ブ
ロック１０７を通過して図８の位相累積で表わされる信
号から得られる正弦波を示す。Ｆ1 からＦ2 への遷移点
３０１およびＦ2 からＦ3 への遷移点３０２は、累積位
相で非急激変化が維持され、なめらかで且つ位相が連続
している。
Ｍ１０６およびＤＡＣ（デジタル・アナログ変換器）ブ
ロック１０７を通過して図８の位相累積で表わされる信
号から得られる正弦波を示す。Ｆ1 からＦ2 への遷移点
３０１およびＦ2 からＦ3 への遷移点３０２は、累積位
相で非急激変化が維持され、なめらかで且つ位相が連続
している。
【００１０】
【発明の目的】本発明の目的は、位相連続を保存するの
ではなく、どんな数の周波数Ｆ1 、Ｆ2 、Ｆ3 ……、Ｆ
N の間でも、位相記憶装置を用いて、周波数切換、また
は周波数跳躍（ホッピング）を可能とすることである。
換言すれば、各周波数跳躍で、出力信号は、すべての周
波数が０位相で始まる０共通時間Ｔ0 で新しい周波数が
始まった場合に信号が有すると同じ位相で新しい周波数
を仮定する。
ではなく、どんな数の周波数Ｆ1 、Ｆ2 、Ｆ3 ……、Ｆ
N の間でも、位相記憶装置を用いて、周波数切換、また
は周波数跳躍（ホッピング）を可能とすることである。
換言すれば、各周波数跳躍で、出力信号は、すべての周
波数が０位相で始まる０共通時間Ｔ0 で新しい周波数が
始まった場合に信号が有すると同じ位相で新しい周波数
を仮定する。
【００１１】
【発明の概要】本発明による信号の出力は、すべてが時
刻Ｔ0 で始まる、それぞれ周波数Ｆ1 、Ｆ2 、……、Ｆ
N を有する一連の別個の発振器の出力間の切換えで生ず
る信号と同等である。図４は、位相記憶装置のある等価
アナログシステムの一例を示す。３個の発振源４０１、
４０２、４０３は連続的に動作するが、時刻Ｔ0 で同時
に始動するよう互にロックされている。スイッチ４０４
は、どの発振源が出力信号４０５を発生すべきかを選択
するのに使用される。３個の発振源４０１、４０２、４
０３はすべて決して停止しないから、スイッチ４０４が
異なる発振源を選択すれば、位相は、選択された発振源
の現在の位相を得るように見掛け上跳躍する。このシス
テムは常にその出力４０５として切換の瞬間にその正し
い（即わち時刻Ｔ0 からの経過時間にみあった）位相を
出力する発振源を備えている。システムが各切換周波数
に対して、あたかも各々が共通の始動時刻に始動し且つ
定められた位相の適切な点で新しい周波数に切換わるこ
とができるかのように経過にみあった位相を維持し、記
憶するというこの能力を「位相記憶」と言う。図５Ａ
は、Ｆ1 、Ｆ2 、およびＦ3 の間で切換わるときの、図
７のシステムの出力信号を示す。切換え５０４の瞬間に
生ずる「グリッチ」５０２は、位相記憶を有する周波数
跳躍源の特性である。
刻Ｔ0 で始まる、それぞれ周波数Ｆ1 、Ｆ2 、……、Ｆ
N を有する一連の別個の発振器の出力間の切換えで生ず
る信号と同等である。図４は、位相記憶装置のある等価
アナログシステムの一例を示す。３個の発振源４０１、
４０２、４０３は連続的に動作するが、時刻Ｔ0 で同時
に始動するよう互にロックされている。スイッチ４０４
は、どの発振源が出力信号４０５を発生すべきかを選択
するのに使用される。３個の発振源４０１、４０２、４
０３はすべて決して停止しないから、スイッチ４０４が
異なる発振源を選択すれば、位相は、選択された発振源
の現在の位相を得るように見掛け上跳躍する。このシス
テムは常にその出力４０５として切換の瞬間にその正し
い（即わち時刻Ｔ0 からの経過時間にみあった）位相を
出力する発振源を備えている。システムが各切換周波数
に対して、あたかも各々が共通の始動時刻に始動し且つ
定められた位相の適切な点で新しい周波数に切換わるこ
とができるかのように経過にみあった位相を維持し、記
憶するというこの能力を「位相記憶」と言う。図５Ａ
は、Ｆ1 、Ｆ2 、およびＦ3 の間で切換わるときの、図
７のシステムの出力信号を示す。切換え５０４の瞬間に
生ずる「グリッチ」５０２は、位相記憶を有する周波数
跳躍源の特性である。
【００１２】図５Ｂは、図５Ａの信号の位相項を示す。
これは図８の位相項と類似している。位相は、三つの異
なる位相ランプ５２０、５２２、５２４から構成されて
いる。第１のランプはＴ＝０で始まり、Ｆ1 に対応す
る。他の二つのランプ５２２、５２４はＦ2 およびＦ3
に対応する。事実、これら三つのランプはすべて、Ｔ＝
０で上昇し始めるが、一つの発振源だけが或る所定時刻
に実際の出力についてサンプルされる。図５Ｃは、三つ
の発振源すべての位相を同時に示している。図５Ｂは、
それぞれＦ1 からＦ2 へおよびＦ2 からＦ3 へ周波数跳
躍が発生するとき存在する位相オフセットＰcor1,2５２
６およびＰcor2,3５２８をも示している。これらは、そ
の周波数遷移５０４の期間中の、急激変化５０２、すな
わち「グリッチ」、の原因である。
これは図８の位相項と類似している。位相は、三つの異
なる位相ランプ５２０、５２２、５２４から構成されて
いる。第１のランプはＴ＝０で始まり、Ｆ1 に対応す
る。他の二つのランプ５２２、５２４はＦ2 およびＦ3
に対応する。事実、これら三つのランプはすべて、Ｔ＝
０で上昇し始めるが、一つの発振源だけが或る所定時刻
に実際の出力についてサンプルされる。図５Ｃは、三つ
の発振源すべての位相を同時に示している。図５Ｂは、
それぞれＦ1 からＦ2 へおよびＦ2 からＦ3 へ周波数跳
躍が発生するとき存在する位相オフセットＰcor1,2５２
６およびＰcor2,3５２８をも示している。これらは、そ
の周波数遷移５０４の期間中の、急激変化５０２、すな
わち「グリッチ」、の原因である。
【００１３】図７の従来技術のシステムは、入力位相増
分Δφ１０２の値を変えるだけで新しい周波数に変える
ことができる単一発振器として模型化することができ
る。新しい周波数の開始位相は、その前にある周波数の
位相の丁度終りである。本発明では、図７のシステム
を、多数の発振器がすべて同時に動作し、一つだけが或
る所定時刻に出力の源となるように見え、仮想的に図４
の装置の動作と等価になるように拡張するものである。
位相記憶および位相連続性は共に、周波数跳躍システム
の特徴であるから、二つの内の一方は通常必要であり、
周波数跳躍の適用業務に基いて決定される。
分Δφ１０２の値を変えるだけで新しい周波数に変える
ことができる単一発振器として模型化することができ
る。新しい周波数の開始位相は、その前にある周波数の
位相の丁度終りである。本発明では、図７のシステム
を、多数の発振器がすべて同時に動作し、一つだけが或
る所定時刻に出力の源となるように見え、仮想的に図４
の装置の動作と等価になるように拡張するものである。
位相記憶および位相連続性は共に、周波数跳躍システム
の特徴であるから、二つの内の一方は通常必要であり、
周波数跳躍の適用業務に基いて決定される。
【００１４】従来技術の直接デジタル合成器に位相記憶
が欠けているのを克服するのに、本発明は、入力位相増
分の変化に応じて周波数跳躍を検出し、位相補正信号を
計算する。本発明の好適実施例では、差分演算器を使用
して位相増分入力の変化、すなわち差分を決定してい
る。次にこの差分値を、たとえば、乗算器により、タイ
ミング基準信号を蓄積するカウンタからの出力と混合し
て位相補正信号を作る。位相補正信号を今度は、所定の
周波数Ｆs の所要出力信号を表わす合成デジタル信号と
組合わせる。得られるこの所定周波数の出力信号は、合
成器の動作期間中、基準システムクロックパルスに対し
て、一定位相を維持している。その結果、出力信号が受
ける介在周波数跳躍の数に関係なく、またこの介在期間
中に切換わる周波数に関係なく、出力信号が周波数Ｆs
に切換わるときはいつでも、周波数Ｆs の出力信号は、
前にその周波であったときと同じ一定位相を備える。出
力信号が新しく選択された周波数に切換わると、本発明
の好適実施例は、出力信号が後にその周波数に切換わっ
た場合に同じ一定位相を持つ出力信号を発生する。
が欠けているのを克服するのに、本発明は、入力位相増
分の変化に応じて周波数跳躍を検出し、位相補正信号を
計算する。本発明の好適実施例では、差分演算器を使用
して位相増分入力の変化、すなわち差分を決定してい
る。次にこの差分値を、たとえば、乗算器により、タイ
ミング基準信号を蓄積するカウンタからの出力と混合し
て位相補正信号を作る。位相補正信号を今度は、所定の
周波数Ｆs の所要出力信号を表わす合成デジタル信号と
組合わせる。得られるこの所定周波数の出力信号は、合
成器の動作期間中、基準システムクロックパルスに対し
て、一定位相を維持している。その結果、出力信号が受
ける介在周波数跳躍の数に関係なく、またこの介在期間
中に切換わる周波数に関係なく、出力信号が周波数Ｆs
に切換わるときはいつでも、周波数Ｆs の出力信号は、
前にその周波であったときと同じ一定位相を備える。出
力信号が新しく選択された周波数に切換わると、本発明
の好適実施例は、出力信号が後にその周波数に切換わっ
た場合に同じ一定位相を持つ出力信号を発生する。
【００１５】
【発明の詳細な説明】本発明は、位相記憶を取入れるこ
とにより、従来技術の合成器の能力を増強し、拡張す
る。特に、本発明の好適実施例は、下記特性を備えてい
る。 １、時刻Ｔ＝０で、すべての「発振器」、すなわち、切
換わるシステムに対して種々な周波数を供給する、仮想
「発振器」が同時に「始動する」。定義により、それら
はすべて、最初の位相０ラジアンで始まる。 ２、Ｍビットの位相累積器では、図７の従来技術の合成
器で発生することができる２M ／２個の周波数が存在す
る。本発明の好適実施例は、２M ／２種の各周波数につ
いて位相記憶を保持している。しかし、設計を簡単にす
ることにより、位相記憶を設ける周波数を更に少くし
て、必要ならば、製造費用をこれに伴って節約すること
が可能である。 ３、本発明では、位相補正値Ｐcor を計算する回路を備
えており、この補正値は、常に搬送波位相に加えられて
第１の周波数Ｆ1 の信号と適格な位相オフセットで第２
の周波数Ｆ2 に跳躍または切換えることを可能とし、信
号がＴ＝０でのその開始から第２の周波数を決して離れ
なかったかのように見せ、したがって位相記憶を生ずる
ようにすることができる。 ４、好適実施例による合成器が（Ｔ＝０で）一旦始動す
れば、常に、リセットまたは再同期化を行って位相記憶
のため２M ／２個の各周波数の位相を整合させる必要は
ない。換言すれば、本発明の好適実施例によるシステム
は、無限個の周波数跳躍に対して性能劣化の無い位相記
憶を有することを特徴とする。これらの特性は、本発明
の数学的基礎を説明するにつれて一層明白になるであろ
う。
とにより、従来技術の合成器の能力を増強し、拡張す
る。特に、本発明の好適実施例は、下記特性を備えてい
る。 １、時刻Ｔ＝０で、すべての「発振器」、すなわち、切
換わるシステムに対して種々な周波数を供給する、仮想
「発振器」が同時に「始動する」。定義により、それら
はすべて、最初の位相０ラジアンで始まる。 ２、Ｍビットの位相累積器では、図７の従来技術の合成
器で発生することができる２M ／２個の周波数が存在す
る。本発明の好適実施例は、２M ／２種の各周波数につ
いて位相記憶を保持している。しかし、設計を簡単にす
ることにより、位相記憶を設ける周波数を更に少くし
て、必要ならば、製造費用をこれに伴って節約すること
が可能である。 ３、本発明では、位相補正値Ｐcor を計算する回路を備
えており、この補正値は、常に搬送波位相に加えられて
第１の周波数Ｆ1 の信号と適格な位相オフセットで第２
の周波数Ｆ2 に跳躍または切換えることを可能とし、信
号がＴ＝０でのその開始から第２の周波数を決して離れ
なかったかのように見せ、したがって位相記憶を生ずる
ようにすることができる。 ４、好適実施例による合成器が（Ｔ＝０で）一旦始動す
れば、常に、リセットまたは再同期化を行って位相記憶
のため２M ／２個の各周波数の位相を整合させる必要は
ない。換言すれば、本発明の好適実施例によるシステム
は、無限個の周波数跳躍に対して性能劣化の無い位相記
憶を有することを特徴とする。これらの特性は、本発明
の数学的基礎を説明するにつれて一層明白になるであろ
う。
【００１６】Ｎを、経過した期間がΔＴであるクロック
パルスの数即わち時間指標であるとすれば、周波数Ｆi
の搬送波の時刻Ｎ・ΔＴでの位相は、 Ｆi の位相＝２π・Ｆi ・Ｎ・ΔＴ（法２π） ＝ωi ・Ｎ・ΔＴ（法２π） （ωi ＝２πＦi ） である。また時刻Ｎ・ΔＴでのＦj の位相は、 Ｆj の位相＝ωj ・Ｎ・ΔＴ（法２π） である。Ｍビットのデジタル合成器を切換えることがで
きる可能な２M ／２個の周波数のいずれをもこのような
方法で表わすことができる。
パルスの数即わち時間指標であるとすれば、周波数Ｆi
の搬送波の時刻Ｎ・ΔＴでの位相は、 Ｆi の位相＝２π・Ｆi ・Ｎ・ΔＴ（法２π） ＝ωi ・Ｎ・ΔＴ（法２π） （ωi ＝２πＦi ） である。また時刻Ｎ・ΔＴでのＦj の位相は、 Ｆj の位相＝ωj ・Ｎ・ΔＴ（法２π） である。Ｍビットのデジタル合成器を切換えることがで
きる可能な２M ／２個の周波数のいずれをもこのような
方法で表わすことができる。
【００１７】Ｆj を合成器の現在の出力信号の周波数と
し、Ｆiを出力信号がそれに切換えられる新しい周波数
とすれば、時刻Ｎ・ΔＴで位相記憶に必要な位相補正Ｐ
cor は、 Ｐcor ＝〔ωi ・Ｎ・ΔＴ−ωj ・Ｎ・ΔＴ〕（法２π） ＝（ωi −ωj ）Ｎ・ΔＴ（法２π）。 この最後の方程式は、二つの位相傾斜（ランプ）の間の
差と解釈される。本発明による位相記憶を行うため合成
器の搬送波位相に常時加えなければならないのはこのＰ
cor で表わした差分項である。
し、Ｆiを出力信号がそれに切換えられる新しい周波数
とすれば、時刻Ｎ・ΔＴで位相記憶に必要な位相補正Ｐ
cor は、 Ｐcor ＝〔ωi ・Ｎ・ΔＴ−ωj ・Ｎ・ΔＴ〕（法２π） ＝（ωi −ωj ）Ｎ・ΔＴ（法２π）。 この最後の方程式は、二つの位相傾斜（ランプ）の間の
差と解釈される。本発明による位相記憶を行うため合成
器の搬送波位相に常時加えなければならないのはこのＰ
cor で表わした差分項である。
【００１８】位相補正Ｐcor の式、したがってその実施
は簡単にすることができる。図７から、 Ｆi ＝（Δφi ／ΔＴ）／（２π） であることがわかる。それで、 ２πＦi ＝ωi ＝Δφi ／ΔＴ、 Ｐcor ＝（Δφi ・Ｎ−Δφj ・Ｎ）（法２π） ＝（Δφi −Δφj ）・Ｎ（法２π） 換言すれば、位相補正は、Ｎ番目のクロックパルスで法
２πとしたときの累積位相増分の差である。また、図７
のシステムで示したように、２πは２M である。それ
故、Ｐcor に対する上掲の方程式を次のように表わすこ
とができる。 Ｐcor ＝（Δφi −Δφj ）Ｎ（法２M ） 拡張して、現存周波数Ｆj から新しい周波数Ｆk に切換
わるときに必要な位相補正Ｐcor は、 Ｐcor ＝（Δφk −Δφj ）Ｎ（法２M ） となる。したがって、現在の位相増分Δφj および次の
位相増分Δφk が既知である限り、位相補正Ｐcor を容
易に計算することができる。位相補正は、現在の位相増
分が次の位相増分に変る瞬間に計算される。また、位相
補正は、何らかの手段により、現在のところ記憶してお
いて後に搬送波位相を恒久的に偏位（オフセット）させ
るのに使用することができる。
は簡単にすることができる。図７から、 Ｆi ＝（Δφi ／ΔＴ）／（２π） であることがわかる。それで、 ２πＦi ＝ωi ＝Δφi ／ΔＴ、 Ｐcor ＝（Δφi ・Ｎ−Δφj ・Ｎ）（法２π） ＝（Δφi −Δφj ）・Ｎ（法２π） 換言すれば、位相補正は、Ｎ番目のクロックパルスで法
２πとしたときの累積位相増分の差である。また、図７
のシステムで示したように、２πは２M である。それ
故、Ｐcor に対する上掲の方程式を次のように表わすこ
とができる。 Ｐcor ＝（Δφi −Δφj ）Ｎ（法２M ） 拡張して、現存周波数Ｆj から新しい周波数Ｆk に切換
わるときに必要な位相補正Ｐcor は、 Ｐcor ＝（Δφk −Δφj ）Ｎ（法２M ） となる。したがって、現在の位相増分Δφj および次の
位相増分Δφk が既知である限り、位相補正Ｐcor を容
易に計算することができる。位相補正は、現在の位相増
分が次の位相増分に変る瞬間に計算される。また、位相
補正は、何らかの手段により、現在のところ記憶してお
いて後に搬送波位相を恒久的に偏位（オフセット）させ
るのに使用することができる。
【００１９】図６のＡから図６のＤまでは三つの周波数
跳躍を備えた信号のタイミング系列を示している。図６
のＡは、周波数Ｆclock を有するシステムクロックのク
ロックパルスを示す。図６のＢは、三つ異なる入力位相
増分Δφ1 、Δφ2 、およびΔφ3 を示す。図６のＣ
は、周波数跳躍の瞬間での対応する位相補正量を示す。
図６のＤは、システムの出力信号に位相記憶を与えるよ
うに累積中の位相補正量を示す。Δφの値は、図５Ａの
合成器に必要な値に対応している。したがって、 Δφ1 ＝３．４（２π）／２００ （Ｆclock の１．７％） Δφ2 ＝１．２（２π）／２００ （Ｆclock の０．６％） Δφ3 ＝５．７５（２π）／２００ （Ｆclock の２．９％）
跳躍を備えた信号のタイミング系列を示している。図６
のＡは、周波数Ｆclock を有するシステムクロックのク
ロックパルスを示す。図６のＢは、三つ異なる入力位相
増分Δφ1 、Δφ2 、およびΔφ3 を示す。図６のＣ
は、周波数跳躍の瞬間での対応する位相補正量を示す。
図６のＤは、システムの出力信号に位相記憶を与えるよ
うに累積中の位相補正量を示す。Δφの値は、図５Ａの
合成器に必要な値に対応している。したがって、 Δφ1 ＝３．４（２π）／２００ （Ｆclock の１．７％） Δφ2 ＝１．２（２π）／２００ （Ｆclock の０．６％） Δφ3 ＝５．７５（２π）／２００ （Ｆclock の２．９％）
【００２０】位相補正は、周波数跳躍の瞬間に容易に計
算される。三つの位相増分の各々の持続時間が、たとえ
ば、２００クロックパルスであれば、Δφ1からΔφ2
への遷移時にＮ＝２００であり、Δφ2 からΔφ3 への
遷移時にＮ＝４００である。したがって、第１の遷移に
対する位相補正は、 Ｐcor(1,2)＝（１／２００）（２π）（１．２−３．
４）２００（法２π） ＝（２π）（−２．２）（法２π） ＝−（０．２）（２π） ＝−１．２５ラジアンまたは−７２° この量は、図５Ａで信号が取るＦ1 からＦ2 への位相跳
躍である。同様に、Ｆ2 からＦ3 への遷移に対する位相
補正は、 Ｐcor(2,3)＝０．６２８ラジアン
算される。三つの位相増分の各々の持続時間が、たとえ
ば、２００クロックパルスであれば、Δφ1からΔφ2
への遷移時にＮ＝２００であり、Δφ2 からΔφ3 への
遷移時にＮ＝４００である。したがって、第１の遷移に
対する位相補正は、 Ｐcor(1,2)＝（１／２００）（２π）（１．２−３．
４）２００（法２π） ＝（２π）（−２．２）（法２π） ＝−（０．２）（２π） ＝−１．２５ラジアンまたは−７２° この量は、図５Ａで信号が取るＦ1 からＦ2 への位相跳
躍である。同様に、Ｆ2 からＦ3 への遷移に対する位相
補正は、 Ｐcor(2,3)＝０．６２８ラジアン
【００２１】各位相補正値は、恒常的に搬送波位相に加
えられなければならないから、これらの値をＰcor 位相
累積器に格納しなければならない。このＰcor 位相累積
器は、前に計算した各位相補正値の複合和を備えてい
る。図６のＤは、図５Ａの出力信号の周波数跳躍に対す
るすべての前の位相補正値の累積和を示す。この和は、
搬送波位相を偏位させるのに使用しなければならない。
実際には、新しい各位相補正値は、他の各位相補正値の
過去の和に加えなければならない。
えられなければならないから、これらの値をＰcor 位相
累積器に格納しなければならない。このＰcor 位相累積
器は、前に計算した各位相補正値の複合和を備えてい
る。図６のＤは、図５Ａの出力信号の周波数跳躍に対す
るすべての前の位相補正値の累積和を示す。この和は、
搬送波位相を偏位させるのに使用しなければならない。
実際には、新しい各位相補正値は、他の各位相補正値の
過去の和に加えなければならない。
【００２２】本発明の一実施例による位相補正値は、１
クロックパルスだけ継続し、かつ周波数跳躍の直後に発
生する。この事実を図６のＣのタイミング図により示
す。位相補正計算器７０１の設置を図１の例示システム
に示してある。このシステムでは、位相補正値７０３を
保持し、その累積和７０６を維持する位相補正位相累積
器７０２をも示してある。位相オフセット加算器７０８
は、位相補正値の累積和７０６を搬送波位相累積器７１
２で作られた累積搬送波位相７１０に加算する。本発明
の別の好適実施例を図２に示す。この実施例は、図１の
システムと同一の結果を生ずるが、位相補正値のための
位相累積器７０２を必要としない。代りに、搬送波位相
増分Δφ８１０が変化するごとに、合成位相補正値Ｐ
cor ８１２が、位相補正加算器８０２により１クロック
周期だけ位相増分Δφ８１０に加算される。Ｐcor ８１
２のこの非ゼロ値は、１クロックサイクルしか継続せ
ず、搬送波位相累積器８０４の入力加算器８０６により
搬送波位相累積器８０４に加えられる。実際には、位相
補正オフセットは、搬送波位相に恒常的に加えられる。
Ｐcor 信号８１２がＰcor 計算器８０１から伝播される
につれてＰcor 信号８１２を入力位相増分Δφ８１０か
ら可能なだけ遅らせるために、遅延ブロック８１５が、
位相増分Δφ８１０を、Ｐcor 加算器８０２に入る前
に、遅延させるように働く。この遅延により、新しい入
力位相増分Δφ８１０が存在するとき、新しい位相増分
Δφ８１０に応じてＰcor 計算器８０１で作られたＰ
cor 出力信号８１２がＰcor 加算器８０２の入力ポート
で新しい入力位相増分Δφ８１０と確実に一致する。
クロックパルスだけ継続し、かつ周波数跳躍の直後に発
生する。この事実を図６のＣのタイミング図により示
す。位相補正計算器７０１の設置を図１の例示システム
に示してある。このシステムでは、位相補正値７０３を
保持し、その累積和７０６を維持する位相補正位相累積
器７０２をも示してある。位相オフセット加算器７０８
は、位相補正値の累積和７０６を搬送波位相累積器７１
２で作られた累積搬送波位相７１０に加算する。本発明
の別の好適実施例を図２に示す。この実施例は、図１の
システムと同一の結果を生ずるが、位相補正値のための
位相累積器７０２を必要としない。代りに、搬送波位相
増分Δφ８１０が変化するごとに、合成位相補正値Ｐ
cor ８１２が、位相補正加算器８０２により１クロック
周期だけ位相増分Δφ８１０に加算される。Ｐcor ８１
２のこの非ゼロ値は、１クロックサイクルしか継続せ
ず、搬送波位相累積器８０４の入力加算器８０６により
搬送波位相累積器８０４に加えられる。実際には、位相
補正オフセットは、搬送波位相に恒常的に加えられる。
Ｐcor 信号８１２がＰcor 計算器８０１から伝播される
につれてＰcor 信号８１２を入力位相増分Δφ８１０か
ら可能なだけ遅らせるために、遅延ブロック８１５が、
位相増分Δφ８１０を、Ｐcor 加算器８０２に入る前
に、遅延させるように働く。この遅延により、新しい入
力位相増分Δφ８１０が存在するとき、新しい位相増分
Δφ８１０に応じてＰcor 計算器８０１で作られたＰ
cor 出力信号８１２がＰcor 加算器８０２の入力ポート
で新しい入力位相増分Δφ８１０と確実に一致する。
【００２３】上に示したように、位相補正オフセットの
式は次のとおりである。 Ｐcor ＝（Δφnext−Δφlast）・Ｎ（２M 法） この式は、図９Ａに示す回路により実現される。図９Ａ
は、差分演算器９１０、経過したクロックサイクルの数
Ｎをタイミング基準として蓄積するＮカウンタ９２０、
および乗算器９３０という三つの主要ブロックを備えて
いる。差分演算器９１０は、周波数跳躍中の位相増分の
差（Δφnext−Δφlast）９１２をＭビットまで計算す
る。この値は、位相増分９０１の変化に続く１クロック
周期中以外は０である。この値は、０から２M −１の範
囲にわたることかできる。Ｎカウンタ９２０は、タイミ
ングの基準である。このカウンタは、外部の手段（図示
せず）によりＴ＝０で０にリセットされる。その出力９
２２は、その法２M の演算のため、０から２M −１まで
上昇し、反復する。本発明の好適実施例ではＮの大きさ
に関して制約が無い。しかし、Ｎカウンタ９２０は法２
M の法計算装置として設計され、法位相計算器の構成を
活用している。というのは、位相補正Ｐcor は次のよう
に表わすこともできるからである。 Ｐcor ＝Ａ・Ｂ（法２M ） ＝〔Ａ（法２M ）〕・〔Ｂ（法２M ）〕（法２M ） この関係は、数論の分解定理から得られる。この関係を
用いて更に処理すると、位相補正Ｐcor を次のように表
わすこともできる。 Ｐcor ＝〔（Δφnext−Δφlast）（法２M 〕・〔Ｎ（法２M ）〕（法２M ） 位相補正のこの形により図９Ａの乗算器９３０は（法２
M ）の出力をも備えることができる。したがって、図９
Ａの三つのブロック９１０、９２０、９３０はすべて法
（２M ）モードで動作する。実用的な言葉で述べれば、
図９Ａのすべてのブロック９１０、９２０、９３０の出
力は、最低位のＭビットのみを使用している。搬送波位
相を取扱うとき、０から２πまでの、すなわち、０から
２M までの範囲の値のみが重要であるため、法計算が提
起されるのである。
式は次のとおりである。 Ｐcor ＝（Δφnext−Δφlast）・Ｎ（２M 法） この式は、図９Ａに示す回路により実現される。図９Ａ
は、差分演算器９１０、経過したクロックサイクルの数
Ｎをタイミング基準として蓄積するＮカウンタ９２０、
および乗算器９３０という三つの主要ブロックを備えて
いる。差分演算器９１０は、周波数跳躍中の位相増分の
差（Δφnext−Δφlast）９１２をＭビットまで計算す
る。この値は、位相増分９０１の変化に続く１クロック
周期中以外は０である。この値は、０から２M −１の範
囲にわたることかできる。Ｎカウンタ９２０は、タイミ
ングの基準である。このカウンタは、外部の手段（図示
せず）によりＴ＝０で０にリセットされる。その出力９
２２は、その法２M の演算のため、０から２M −１まで
上昇し、反復する。本発明の好適実施例ではＮの大きさ
に関して制約が無い。しかし、Ｎカウンタ９２０は法２
M の法計算装置として設計され、法位相計算器の構成を
活用している。というのは、位相補正Ｐcor は次のよう
に表わすこともできるからである。 Ｐcor ＝Ａ・Ｂ（法２M ） ＝〔Ａ（法２M ）〕・〔Ｂ（法２M ）〕（法２M ） この関係は、数論の分解定理から得られる。この関係を
用いて更に処理すると、位相補正Ｐcor を次のように表
わすこともできる。 Ｐcor ＝〔（Δφnext−Δφlast）（法２M 〕・〔Ｎ（法２M ）〕（法２M ） 位相補正のこの形により図９Ａの乗算器９３０は（法２
M ）の出力をも備えることができる。したがって、図９
Ａの三つのブロック９１０、９２０、９３０はすべて法
（２M ）モードで動作する。実用的な言葉で述べれば、
図９Ａのすべてのブロック９１０、９２０、９３０の出
力は、最低位のＭビットのみを使用している。搬送波位
相を取扱うとき、０から２πまでの、すなわち、０から
２M までの範囲の値のみが重要であるため、法計算が提
起されるのである。
【００２４】一例として、図２および図９Ａに示したよ
うな本発明の好適実施例が次の値を持っているとしよ
う。 Ｍビット＝３０ビット Ｌ有効ビット＝１２ビット システムクロック周波数Ｆclock ＝１３４．２１７ＭＨｚ システム出力信号周波数Ｆout の範囲 ＝０から６７．１ＭＨｚ 出力信号周波数Ｆout のステップ分解能 ＝（１／２30）（１３４．２１７）ＭＨｚ ＝０．１２５Ｈｚ 位相補正Ｐcor の分解能＝（２π）／（２30）ラジアン ＝５．８５×１０-9ラジアン 従って、搬送波位相累積器の出力８１４は、Ｌ＝１２ビ
ットにまるめられる。周波数跳躍が発生したときに得ら
れる実際の位相の正確さはしたがって（２π）／
（２12）＝（２π）／４０９６、すなわち０．００１５
３ラジアンである。しかし、図９Ａの位相補正部分は、
好適にも３２ビットの論理／算術素子から成り立ってい
る。先に記したとおり、この例に対する分解能は、０．
１２５Ｈｚである。所要周波数分解能を大きくすること
ができれば、位相記憶回路のビット幅をそれに伴って小
さくすることができる。
うな本発明の好適実施例が次の値を持っているとしよ
う。 Ｍビット＝３０ビット Ｌ有効ビット＝１２ビット システムクロック周波数Ｆclock ＝１３４．２１７ＭＨｚ システム出力信号周波数Ｆout の範囲 ＝０から６７．１ＭＨｚ 出力信号周波数Ｆout のステップ分解能 ＝（１／２30）（１３４．２１７）ＭＨｚ ＝０．１２５Ｈｚ 位相補正Ｐcor の分解能＝（２π）／（２30）ラジアン ＝５．８５×１０-9ラジアン 従って、搬送波位相累積器の出力８１４は、Ｌ＝１２ビ
ットにまるめられる。周波数跳躍が発生したときに得ら
れる実際の位相の正確さはしたがって（２π）／
（２12）＝（２π）／４０９６、すなわち０．００１５
３ラジアンである。しかし、図９Ａの位相補正部分は、
好適にも３２ビットの論理／算術素子から成り立ってい
る。先に記したとおり、この例に対する分解能は、０．
１２５Ｈｚである。所要周波数分解能を大きくすること
ができれば、位相記憶回路のビット幅をそれに伴って小
さくすることができる。
【００２５】これまで述べたとおり、本発明の好適実施
例は、クロックの各パルスを受入れ、現在のパルスまで
蓄積したパルスの和に対する位相補正値Ｐcor を計算す
ることができる。位相補正計算器の論理ブロックが図９
Ａに示すようにクロックされたレジスタを用いパイプラ
イン化されていれば、周波数跳躍のレートは、回路設計
が適切な場合、１００ＭＨｚもの高速にすることができ
る。しかし、ほとんどの用途では、１００ＭＨｚもの高
い周波数跳躍速度は全く必要ない。事実、現在のほとん
どの実用システムでは、跳躍後の継続時間は、一般に２
５０ナノ秒より長い。
例は、クロックの各パルスを受入れ、現在のパルスまで
蓄積したパルスの和に対する位相補正値Ｐcor を計算す
ることができる。位相補正計算器の論理ブロックが図９
Ａに示すようにクロックされたレジスタを用いパイプラ
イン化されていれば、周波数跳躍のレートは、回路設計
が適切な場合、１００ＭＨｚもの高速にすることができ
る。しかし、ほとんどの用途では、１００ＭＨｚもの高
い周波数跳躍速度は全く必要ない。事実、現在のほとん
どの実用システムでは、跳躍後の継続時間は、一般に２
５０ナノ秒より長い。
【００２６】Ｎclock サイクルごとにしか跳躍（または
周波数の切換）を必要としないシステムでは、位相補正
論理を簡単にすることが可能である。この簡単化によ
り、廉価で、したがって一層入手しやすい乗算器を使用
することができる。図１０はこの簡単化を示している。
位相増分Δφの変化がクロックのＮclk サイクル以下の
速さ以下に制限されていれば、乗算器１０１０が乗算を
行うのはＮclock サイクルである。乗算器１０１０は、
保持レジスタ１０１２、１０１４、１０１６を通して入
力変化から分離されている。保持命令１０２０は、位相
増分変化検出器１０２２により発生されるが、この検出
器１０２２は、差分演算器１０２４からの非ゼロ出力を
検出する。差分演算器１０２４は、入力位相増分の変化
を検出し、それからの非ゼロ出力で乗算サイクルを開始
させる。この簡略回路に対するタイミングは明瞭であ
る。位相増分Δφ１０２６が変化すれば、システムクロ
ックパルスをカウントすることにより時間カウントを蓄
積するＮカウンタ１０２８にある値１０３０が第１のレ
ジスタ（レジスタＡ）１０１４に保持され、位相増分の
最終のものから次のものまでの差すなわちΔφnext−Δ
φlastが他のレジスタ（レジスタＣ）１０１２に保持さ
れる。入力位相増分が再び変化するまで、たとえば、Ｎ
clock サイクル後まで、補正信号は不要であるから、乗
算器１０１０には安定な出力を発生するのにＮclock サ
イクル持っている。保持遅延信号１０２０は、位相補正
信号Ｐcor １０３２について乗算が完了するまで第３の
レジスタ（レジスタＢ）に乗算器１０１０の出力１０３
２を保持させる。位相補正信号１０３２は遅延されてい
るので、到来する位相増分Δφ１０２６も遅延れて新し
い位相増分１０３４および位相補正信号１０３２が共に
常に位相補正ブロックの出力で一致するようにならなけ
ればならないことに注目すべきである。遅延回路１０４
６は、この目的で回路に付加されている。要約すれば本
発明の簡略実施例では、乗算器以外のすべての論理回路
がシステムクロック速度Ｎclock で動作する。
周波数の切換）を必要としないシステムでは、位相補正
論理を簡単にすることが可能である。この簡単化によ
り、廉価で、したがって一層入手しやすい乗算器を使用
することができる。図１０はこの簡単化を示している。
位相増分Δφの変化がクロックのＮclk サイクル以下の
速さ以下に制限されていれば、乗算器１０１０が乗算を
行うのはＮclock サイクルである。乗算器１０１０は、
保持レジスタ１０１２、１０１４、１０１６を通して入
力変化から分離されている。保持命令１０２０は、位相
増分変化検出器１０２２により発生されるが、この検出
器１０２２は、差分演算器１０２４からの非ゼロ出力を
検出する。差分演算器１０２４は、入力位相増分の変化
を検出し、それからの非ゼロ出力で乗算サイクルを開始
させる。この簡略回路に対するタイミングは明瞭であ
る。位相増分Δφ１０２６が変化すれば、システムクロ
ックパルスをカウントすることにより時間カウントを蓄
積するＮカウンタ１０２８にある値１０３０が第１のレ
ジスタ（レジスタＡ）１０１４に保持され、位相増分の
最終のものから次のものまでの差すなわちΔφnext−Δ
φlastが他のレジスタ（レジスタＣ）１０１２に保持さ
れる。入力位相増分が再び変化するまで、たとえば、Ｎ
clock サイクル後まで、補正信号は不要であるから、乗
算器１０１０には安定な出力を発生するのにＮclock サ
イクル持っている。保持遅延信号１０２０は、位相補正
信号Ｐcor １０３２について乗算が完了するまで第３の
レジスタ（レジスタＢ）に乗算器１０１０の出力１０３
２を保持させる。位相補正信号１０３２は遅延されてい
るので、到来する位相増分Δφ１０２６も遅延れて新し
い位相増分１０３４および位相補正信号１０３２が共に
常に位相補正ブロックの出力で一致するようにならなけ
ればならないことに注目すべきである。遅延回路１０４
６は、この目的で回路に付加されている。要約すれば本
発明の簡略実施例では、乗算器以外のすべての論理回路
がシステムクロック速度Ｎclock で動作する。
【００２７】
【発明の効果】以上詳述したように、本発明の実施によ
り、出力信号周波数を変えても、出力信号の位相は全て
の相異なる周波数の信号に共通なある時点Ｔ0 からの累
積位相となるようにできる。従って、本発明の一実施例
によれば、多数の信号源を切り換えて用いるシステムを
模擬することができる。従って周波数ホッピング・シス
テムに有用である。
り、出力信号周波数を変えても、出力信号の位相は全て
の相異なる周波数の信号に共通なある時点Ｔ0 からの累
積位相となるようにできる。従って、本発明の一実施例
によれば、多数の信号源を切り換えて用いるシステムを
模擬することができる。従って周波数ホッピング・シス
テムに有用である。
【図１】本発明の一実施例の位相記憶を備えた装置のブ
ロック図である。
ロック図である。
【図２】本発明の一実施例の位相記憶を備えた装置のブ
ロック図である。
ロック図である。
【図３】図７の位相累積装置の正弦波信号を示す図であ
る。
る。
【図４】合成出力信号を得るため３つの発振器を多重化
した装置のブロック図である。
した装置のブロック図である。
【図５Ａ】図４の多重化装置における遷移点での急変を
示す図である。
示す図である。
【図５Ｂ】図５Ａに対応する出力信号の等価位相を示す
図である。
図である。
【図５Ｃ】Ｔ＝０で出発した図４の３つの発振器の位相
を示す図である。
を示す図である。
【図６】周波数ホップ（跳躍）に対する位相補正のタイ
ミング図である。
ミング図である。
【図７】従来技術のデジタル信号合成装置のブロック図
である。
である。
【図８】３つの相異なる搬送波位相増分を有する位相累
積装置の出力を示す図である。
積装置の出力を示す図である。
【図９Ａ】本発明の一実施例のデジタル信号合成装置に
おける位相記憶を達成するための位置補正方式の好適実
施例のブロック図である。
おける位相記憶を達成するための位置補正方式の好適実
施例のブロック図である。
【図９Ｂ】周波数Ｆ1 、Ｆ2 、Ｆ3 間の切り換えを行う
位相記憶を備えたシステムにおける搬送波位相の変化を
示す図である。
位相記憶を備えたシステムにおける搬送波位相の変化を
示す図である。
【図１０】低速乗算器の使用を許すような本発明の一実
施例を示す図である。
施例を示す図である。
１０２：位相増分 １０５：位相累積器 ４０１、４０２、４０３：発振源 ４０４：スイッチ ７０１：位相補正（Ｐcor ）計算器 ７０２：位相補正位相累積器 ７０８：位相オフセット加算器 ７１２：搬送波正弦位相累積器 ７１６：サイン・ルックアップＲＯＭ ８０１：Ｐcor 計算器 ８０２：位相補正加算器、Ｐcor 加算器 ８０４：搬送波位相累積器 ８１５：遅延ブロック ９１０：差分演算器 ９２０：Ｎカウンタ ９３０：乗算器 １０１０：乗算器 １０１２、１０１４、１０１６：保持レジスタ １０２２：位相増分変化検出器 １０２４：差分演算器 １０２８：Ｎカウンタ １０４６：遅延回路
フロントページの続き (73)特許権者 399117121 395 Ｐａｇｅ Ｍｉｌｌ Ｒｏａｄ Ｐａｌｏ Ａｌｔｏ，Ｃａｌｉｆｏｒｎ ｉａ Ｕ．Ｓ．Ａ. (56)参考文献 実開 昭62−141210（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03B 28/00
Claims (2)
- 【請求項１】クロックパルスを提供するシステムクロッ
クと、複数の周波数に移行可能な出力信号とを有する直
接デジタル合成装置であって、位相増分入力信号と 補正信号とに応答して前記出力信号
を発生する信号発生手段と、 前記信号発生手段に結合され、前記位相増分入力信号に
応答して前記補正信号を発生するための位相補正計算器
を有する位相記憶手段と、 を備えて成り、前記位相増分入力信号は、前記出力信号
に対する前記複数の周波数の１つを決定し、前記出力信
号は、前記複数の周波数の各々について、前記位相記憶
手段に印加される前記クロックパルスに対し一定の位相
関係を維持し、前記信号発生手段と前記位相記憶手段
は、前記システムクロックによって制御されるととも
に、位相補正計算器が前記位相増分入力信号の位相増分
の差分を決定する差分演算器とタイミング基準信号を蓄
積するカウンタと、前記位相補正計算器と前記カウンタ
とに接続されて前記タイミング基準信号の蓄積と前記位
相増分の差分とから前記補正信号を発生する手段とを備
えていることを特徴とするデジタル信号合成器。 - 【請求項２】複数の周波数に移行可能な出力信号をデジ
タル的に合成する方法であって、 第１の位相増分入力信号に応答して、パルスに対し第１
の一定の位相関係を有する、第１の周波数の出力信号を
発生するステップと、 第２の位相増分入力信号に応答して、前記出力信号を第
２の周波数に移行させるステップと、 前記出力信号が前記第２の周波数に移行し、前記パルス
に対し第２の一定の位相関係を維持するように、前記第
２の位相増分入力信号に応答して前記出力信号を位相補
正するステップとを備えて成り、前記位相補正するステ
ップが前記第１、第２の位相増分入力信号の位相増分の
差分を計算するサブステップと前記第１の位相増分入力
信号から第２の位相増分入力信号まで時間カウントを蓄
積するサブステップと前記位相増分の差分と前記時間カ
ウントとに応じて前記第２の周波 数の前記出力信号を補
正するための位相補正信号を発生するサブステップとを
備えたことを特徴とするデジタル信号合成方法。
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| US5450458A (en) * | 1994-08-05 | 1995-09-12 | International Business Machines Corporation | Method and apparatus for phase-aligned multiple frequency synthesizer with synchronization window decoder |
| US5638010A (en) * | 1995-06-07 | 1997-06-10 | Analog Devices, Inc. | Digitally controlled oscillator for a phase-locked loop providing a residue signal for use in continuously variable interpolation and decimation filters |
| US5521534A (en) * | 1995-06-21 | 1996-05-28 | Dsc Communications Corporation | Numerically controlled oscillator for generating a digitally represented sine wave output signal |
| US6066967A (en) * | 1997-02-07 | 2000-05-23 | Sensytech, Inc. | Phase-coherent frequency synthesis with a DDS circuit |
| DE19831927A1 (de) * | 1998-07-16 | 2000-01-20 | Grundig Ag | Einrichtung zur Erzeugung mehrerer zeitlich verschachtelter phasenkontinuierlicher Signale |
| FR2793972B1 (fr) * | 1999-05-21 | 2001-08-10 | Thomson Csf | Synthetiseur numerique a division coherente |
| EP1213889B1 (en) * | 2000-12-07 | 2004-02-25 | Motorola, Inc. | Waveform generator for use in quadrature modulation (I/Q) |
| US6384657B1 (en) * | 2001-03-05 | 2002-05-07 | Tektronix, Inc. | Phase startable clock device having improved stability |
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Family Cites Families (16)
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|---|---|---|---|---|
| US3792360A (en) * | 1972-08-14 | 1974-02-12 | Motorola Inc | Multi-frequency signal generator |
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| US4573017A (en) * | 1984-01-03 | 1986-02-25 | Motorola, Inc. | Unitary phase and frequency adjust network for a multiple frequency digital phase locked loop |
| FR2582463B1 (fr) * | 1985-05-24 | 1995-01-06 | Thomson Video Equip | Dephaseur variable numerique et correcteur de velocite numerique pour magnetoscope utilisant un tel dephaseur |
| EP0220360B1 (de) * | 1985-10-23 | 1993-04-21 | Siemens-Albis Aktiengesellschaft | Expandersystem für Pulssignale |
| FR2592244B1 (fr) * | 1985-12-23 | 1994-05-13 | Thomson Csf | Synthetiseur numerique de frequences elevees a corrections aperiodiques optimalisant la purete spectrale. |
| US4835481A (en) * | 1986-09-30 | 1989-05-30 | Siemens Aktiengesellschaft | Circuit arrangement for generating a clock signal which is synchronous in respect of frequency to a reference frequency |
| US4868428A (en) * | 1987-02-20 | 1989-09-19 | Cooper J Carl | Apparatus for shifting the frequency of complex signals |
| JP2531664B2 (ja) * | 1987-03-09 | 1996-09-04 | パイオニア株式会社 | ディスク記録情報再生装置における位相同期回路 |
| US4878027A (en) * | 1987-08-03 | 1989-10-31 | Hewlett-Packard Company | Direct frequency synthesizer using powers of two synthesis techniques |
| JP2770342B2 (ja) * | 1988-09-26 | 1998-07-02 | 日本電気株式会社 | 自動位相制御回路 |
| EP0364679B1 (de) * | 1988-10-18 | 1994-11-02 | Siemens-Albis Aktiengesellschaft | Frequenzsynthesegerät |
| DE58907950D1 (de) * | 1988-12-23 | 1994-07-28 | Siemens Ag Albis | Frequenzsynthesegerät. |
| SE462823B (sv) * | 1989-01-16 | 1990-09-03 | Ericsson Telefon Ab L M | Foerfarande och anordning foer automatisk fasjustering i en faslaast slinga |
| US5028887A (en) * | 1989-08-31 | 1991-07-02 | Qualcomm, Inc. | Direct digital synthesizer driven phase lock loop frequency synthesizer with hard limiter |
-
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