JPH047134B2 - - Google Patents
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- JPH047134B2 JPH047134B2 JP61203527A JP20352786A JPH047134B2 JP H047134 B2 JPH047134 B2 JP H047134B2 JP 61203527 A JP61203527 A JP 61203527A JP 20352786 A JP20352786 A JP 20352786A JP H047134 B2 JPH047134 B2 JP H047134B2
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Description
【発明の詳細な説明】
イ 「発明の目的」
〔産業上の利用分野〕
本発明は、非整数の分周もできる分周回路に関
するものである。
するものである。
通常の分周回路で得られる分周比は、整数に限
定されている。分周回路は多くの装置に利用され
ている有用な回路であるが、本明細書ではPLL
（phase locked loop）に利用されている分周回
路を例に上げ、非整数の分周をも行なうことがで
きる分周回路は特に有用である旨を説明する。
定されている。分周回路は多くの装置に利用され
ている有用な回路であるが、本明細書ではPLL
（phase locked loop）に利用されている分周回
路を例に上げ、非整数の分周をも行なうことがで
きる分周回路は特に有用である旨を説明する。
第７図はPLLによる周波数シンセサイザを示
した図である。同図において、位相検出器１に加
えられる基準周波数をr、装置の出力周波数を
o、分周回路５の出力周波数（帰還周波数）を
5、加えられた信号Ａにより選択された分周回路
５の分周比をＮとする。このような第７図の装置
は、r＝5となつた時にループがロツクし、その
時、次式が成立することが知られている。
した図である。同図において、位相検出器１に加
えられる基準周波数をr、装置の出力周波数を
o、分周回路５の出力周波数（帰還周波数）を
5、加えられた信号Ａにより選択された分周回路
５の分周比をＮとする。このような第７図の装置
は、r＝5となつた時にループがロツクし、その
時、次式が成立することが知られている。
o＝Ｎ・r (1)
そして、例えば、一定な温度に制御された水晶
発振器（図示せず）から基準周波数rを取出し、
分周回路５に加える信号Ａにより分周比Ｍを切換
えれば、VCO４から安定な周波数oを取出すこ
とができる。ここで分周比Ｎを整数（例えばＮ＝
10，11，…）しか選択できないとすれば、出力周
波数oの周波数分解能はrである。
発振器（図示せず）から基準周波数rを取出し、
分周回路５に加える信号Ａにより分周比Ｍを切換
えれば、VCO４から安定な周波数oを取出すこ
とができる。ここで分周比Ｎを整数（例えばＮ＝
10，11，…）しか選択できないとすれば、出力周
波数oの周波数分解能はrである。
従つて第７図の装置から高分解能の出力周波数
oを取出そうとすれば基準周波数rを小さな値
（低い値）にしなければならない。
oを取出そうとすれば基準周波数rを小さな値
（低い値）にしなければならない。
しかし、基準周波数rを低い値にすると、第７
図の装置にはループフイルタ３等の時間遅れ要素
があるため、出力周波数oの切換えに多くの時
間がかかるようになる。出力周波数oの切換時
間は、一般に基準周波数の周期（１／r）の数10
倍かかる。
図の装置にはループフイルタ３等の時間遅れ要素
があるため、出力周波数oの切換えに多くの時
間がかかるようになる。出力周波数oの切換時
間は、一般に基準周波数の周期（１／r）の数10
倍かかる。
周波数シンセサイザ等、分周回路を利用した装
置の多くは、出力周波数oを短時間で切換える
ことが要求される。従つて、分周比Ｎを非整数の
値に選べることができれば、以上の問題を解決す
ることができる。
置の多くは、出力周波数oを短時間で切換える
ことが要求される。従つて、分周比Ｎを非整数の
値に選べることができれば、以上の問題を解決す
ることができる。
このようなことから、分周比Ｍを非整数とする
ことができる分周回路が、実公昭60−10128号
「周波数合成装置」に開示されている。
ことができる分周回路が、実公昭60−10128号
「周波数合成装置」に開示されている。
実公昭60−10128号の回路は、所謂「フラクシ
ヨナルＮ回路」と呼ばれるものであるが、この回
路を実現するには、実公昭60−10128号公報の第
７頁〜第８頁８行目に記載されているように、
VCOの制御信号をVCOの直前で補正する必要が
ある。しかし、この補正はVCOの制御信号に補
正電圧を加えるものであるため、出力周波数o
に理想波形と異なる不連続な波形（ノイズ）が発
生する場合がある。
ヨナルＮ回路」と呼ばれるものであるが、この回
路を実現するには、実公昭60−10128号公報の第
７頁〜第８頁８行目に記載されているように、
VCOの制御信号をVCOの直前で補正する必要が
ある。しかし、この補正はVCOの制御信号に補
正電圧を加えるものであるため、出力周波数o
に理想波形と異なる不連続な波形（ノイズ）が発
生する場合がある。
本発明の目的は、このようなノイズを生ずるこ
となく、非整数の分周比を持つことができる分周
回路を提供することである。
となく、非整数の分周比を持つことができる分周
回路を提供することである。
ロ 「発明の構成」
〔問題点を解決するための手段〕
本発明は、上記問題点を解決するために
入力信号を分周比Ｍでｍ回分周し、分周比Ｎで
ｎ回分周する可変分周手段と（ただし、Ｍ＜Ｎ）、 入力信号の周波数の逆数に比例した信号Ｃ３を
得る比例回路と、 Ｍ分周時に補正量ΔMを、Ｎ分周時に補正量ΔN
を選択して出力するセレクタと（ただし、 ΔM＝｛ｎ／（ｍ＋ｎ）｝・（Ｎ−Ｍ）であり、 ΔN＝｛ｍ／（ｍ＋ｎ）｝・（Ｎ−Ｍ）である）、 前記可変分周手段の出力信号Ｃ１に同期して、
Ｍ分周時には補正量ΔMずつ積算的に加算した信
号を出力し、Ｎ分周時には補正量ΔNずつ積算的
に減算した信号を出力する積算回路５と、 この積算回路の出力と、前記比例回路の出力と
を掛算する掛算手段８と、 この掛算手段の出力信号Ｃ４に応じて、前記可
変分周手段の出力信号Ｃ１の遅延を行う可変遅延
回路３と、 を備えるようにしたものである。
ｎ回分周する可変分周手段と（ただし、Ｍ＜Ｎ）、 入力信号の周波数の逆数に比例した信号Ｃ３を
得る比例回路と、 Ｍ分周時に補正量ΔMを、Ｎ分周時に補正量ΔN
を選択して出力するセレクタと（ただし、 ΔM＝｛ｎ／（ｍ＋ｎ）｝・（Ｎ−Ｍ）であり、 ΔN＝｛ｍ／（ｍ＋ｎ）｝・（Ｎ−Ｍ）である）、 前記可変分周手段の出力信号Ｃ１に同期して、
Ｍ分周時には補正量ΔMずつ積算的に加算した信
号を出力し、Ｎ分周時には補正量ΔNずつ積算的
に減算した信号を出力する積算回路５と、 この積算回路の出力と、前記比例回路の出力と
を掛算する掛算手段８と、 この掛算手段の出力信号Ｃ４に応じて、前記可
変分周手段の出力信号Ｃ１の遅延を行う可変遅延
回路３と、 を備えるようにしたものである。
以下、図面を用いて本発明を詳しく説明する。
第１図は、本発明に係る分周回路の構成例を示
した図である。同図において、Siは分周回路の入
力信号であり、SAは分周回路の出力信号である。
第７図に対応させれば、SiはVCO４からの信号
oであり、SAは分周回路５の出力信号5である。
した図である。同図において、Siは分周回路の入
力信号であり、SAは分周回路の出力信号である。
第７図に対応させれば、SiはVCO４からの信号
oであり、SAは分周回路５の出力信号5である。
１は可変分周器であり、制御信号C2により分
周比がＭ又はＮに切換えられる分周器である。本
明細書では、制御信号C2が“high”の時にＭ分
周が選択され、“low”ならＮ分周が選択される
ものとする。この制御信号C2は、後述するフリ
ツプフロツプから出力されるものである。また、
分周比の値であるＭ，Ｎは、外部から設定され、
以下ではＭ＜Ｎとして説明する。このような可変
分周器１は、ありふれたデジタル技術を用いて容
易に説明することができるので、本明細書では、
この可変分周器の具体的構成例については説明し
ない。
周比がＭ又はＮに切換えられる分周器である。本
明細書では、制御信号C2が“high”の時にＭ分
周が選択され、“low”ならＮ分周が選択される
ものとする。この制御信号C2は、後述するフリ
ツプフロツプから出力されるものである。また、
分周比の値であるＭ，Ｎは、外部から設定され、
以下ではＭ＜Ｎとして説明する。このような可変
分周器１は、ありふれたデジタル技術を用いて容
易に説明することができるので、本明細書では、
この可変分周器の具体的構成例については説明し
ない。
３は可変遅延回路であり、可変分周器１から導
入した信号C1の遅延時間を制御信号C4により変
えることができるものである。この可変遅延回路
３の具体的構成例については後述する。
入した信号C1の遅延時間を制御信号C4により変
えることができるものである。この可変遅延回路
３の具体的構成例については後述する。
４はセレクタであり、制御信号C2により加え
られた補正量ΔM，ΔNのどちらかを選択して、次
段に伝えるスイツチ手段である。本明細書では、
制御信号C2が“high”の時にΔMが選択され、
“low”ならΔNが選択されるものとする。
られた補正量ΔM，ΔNのどちらかを選択して、次
段に伝えるスイツチ手段である。本明細書では、
制御信号C2が“high”の時にΔMが選択され、
“low”ならΔNが選択されるものとする。
５は積算回路であり、例えば、加算器２０とレ
ジスタ２１とで構成される。この積算回路５はセ
レクタ４を介して補正量（ΔM，ΔN）を加算器２
０に導入している。そして、前の加算出力（レジ
スタ２１の出力）と、導入した補正量とを加算
し、次段に出力するものである。レジスタ２１に
は可変分周器１の出力信号C1が加えられ、この
信号C1のタイミングに従つて、積算回路５は信
号を出力する。
ジスタ２１とで構成される。この積算回路５はセ
レクタ４を介して補正量（ΔM，ΔN）を加算器２
０に導入している。そして、前の加算出力（レジ
スタ２１の出力）と、導入した補正量とを加算
し、次段に出力するものである。レジスタ２１に
は可変分周器１の出力信号C1が加えられ、この
信号C1のタイミングに従つて、積算回路５は信
号を出力する。
７は比例回路であり、導入した入力信号Siの周
波数（本明細書ではo）の逆数に比例した電圧
を発生させる回路である。この回路の具体的構成
例については後述する。
波数（本明細書ではo）の逆数に比例した電圧
を発生させる回路である。この回路の具体的構成
例については後述する。
８はDA変換器である。このDA変換器８は、
基準信号として比例回路７の出力C3を用い、積
算回路５のデジタル出力Ｂをアナログ信号に変換
している。従つて、DA変換器８の出力信号C4
は、積算回路５の出力Ｂと比例回路７の出力C3
の掛算した結果を表わしている。このDA変換器
８の出力C4は、可変遅延回路３の遅延量を制御
する信号として用いられる。
基準信号として比例回路７の出力C3を用い、積
算回路５のデジタル出力Ｂをアナログ信号に変換
している。従つて、DA変換器８の出力信号C4
は、積算回路５の出力Ｂと比例回路７の出力C3
の掛算した結果を表わしている。このDA変換器
８の出力C4は、可変遅延回路３の遅延量を制御
する信号として用いられる。
９，１１はゲート回路であり、後述するフリツ
プフロツプからの信号によりゲートの開閉が制御
され、導入した可変分周器１の出力C1と次段の
カウンタ１３，１５に加えている。
プフロツプからの信号によりゲートの開閉が制御
され、導入した可変分周器１の出力C1と次段の
カウンタ１３，１５に加えている。
カウンタ１３，１５は、外部からの信号により
カウント値ｍ，ｎが設定され、ゲート回路９，１
１から導入した信号によりカウントダウンする。
そして、“０／”を示す信号を次段のフリツプフロ
ツプ１６に加える。
カウント値ｍ，ｎが設定され、ゲート回路９，１
１から導入した信号によりカウントダウンする。
そして、“０／”を示す信号を次段のフリツプフロ
ツプ１６に加える。
フリツプフロツプ１６の出力は、上述したよ
うに制御信号C2として使用される。
うに制御信号C2として使用される。
第２図は第１図回路の各部のタイムチヤートで
あり、波形の左端に信号名称を記してある。
あり、波形の左端に信号名称を記してある。
以上のように構成された第１図装置の動作概要
から説明する。
から説明する。
本発明は可変分周器１に導入した入力信号Siを
分周比Ｍでｍ回分周し、次に分周比Ｎでｎ回分周
する。従つて、入力パルスは（Mm＋Nn）個で
あり、出力パルスは（ｍ＋ｎ）個であるから第１
図における全体の分周比Ｔは(2)式で表わされる。
分周比Ｍでｍ回分周し、次に分周比Ｎでｎ回分周
する。従つて、入力パルスは（Mm＋Nn）個で
あり、出力パルスは（ｍ＋ｎ）個であるから第１
図における全体の分周比Ｔは(2)式で表わされる。
Ｔ＝Ｍ・ｍ＋Ｎ・ｎ／ｍ＋ｎ (2)
従つて、(2)式のように、Ｍ〜Ｎの間の非整数の
分周比を実現できる［第２図の(2)の波形を参照：
入力パルス33個に対して10個の出力パルス］。し
かし、このままで、第２図(2)に示すように、Ｍ分
周時と、Ｎ分周時では、分周されたパルスの周期
が異なつてしまい不都合である。
分周比を実現できる［第２図の(2)の波形を参照：
入力パルス33個に対して10個の出力パルス］。し
かし、このままで、第２図(2)に示すように、Ｍ分
周時と、Ｎ分周時では、分周されたパルスの周期
が異なつてしまい不都合である。
そこで、本発明では分周されたパルスの周期が
Ｍ分周時とＮ分周時とで等しくなるように以下の
手段を講じている。即ち、分周比Ｍでｍ回分周
し、得られた信号C1のｍ個のパルスを可変遅延
回路３にて、ΔM・１／oずつ積算的に遅延量を増加 させる。なお、ΔM＝ｎ／ｍ＋ｎ・（Ｎ−Ｍ）である。
Ｍ分周時とＮ分周時とで等しくなるように以下の
手段を講じている。即ち、分周比Ｍでｍ回分周
し、得られた信号C1のｍ個のパルスを可変遅延
回路３にて、ΔM・１／oずつ積算的に遅延量を増加 させる。なお、ΔM＝ｎ／ｍ＋ｎ・（Ｎ−Ｍ）である。
続いて分周比Ｎでｎ回分周し、得られた信号
C1のｎ個のパルスを今度は逆に、ΔN・１／oずつ積 算的に遅延量を減少させる。なお、 ΔN＝ｍ／ｍ＋ｎ（Ｎ−Ｍ）である。
C1のｎ個のパルスを今度は逆に、ΔN・１／oずつ積 算的に遅延量を減少させる。なお、 ΔN＝ｍ／ｍ＋ｎ（Ｎ−Ｍ）である。
このようにすることで、得られた（ｍ＋ｎ）個
の出力パルスの周期はＭ分周時とＮ分周時とで等
しくなる［第２図の(8)参照］。
の出力パルスの周期はＭ分周時とＮ分周時とで等
しくなる［第２図の(8)参照］。
以下、詳細に本発明を説明する。
第２図の例では、Ｍ＝３，Ｎ＝４，ｍ＝７，ｎ
＝３で、全体の分周比Ｔ＝33／10＝3.3の場合を
表わしており、この図を参照しながら説明する。
＝３で、全体の分周比Ｔ＝33／10＝3.3の場合を
表わしており、この図を参照しながら説明する。
フリツプフロツプ１６はリセツトされ（制御信
号C2は“high”）、カウンタ１３と１５には、所
定の値ｍ，ｎが外部からセツトされている。ま
た、レジスタ２１の内容はゼロとなつている。
号C2は“high”）、カウンタ１３と１５には、所
定の値ｍ，ｎが外部からセツトされている。ま
た、レジスタ２１の内容はゼロとなつている。
今、制御信号C2が“high”であるから、可変
分周器１の出力C1は、入力信号SiのパルスがＭ個
（第２図の例では３個）印加されるごとに１個の
パルスを出力する［第２図の２参照］。この信号
C1の立上がりエツジで、レジスタ２１には、（古
いレジスタの値：Ｏ）＋（ΔMの値：0.3）がロード
される［第２図の７参照］。なお、補正量ΔM，ΔN
については後述する。レジスタ２１の出力（Ｂ＝
ΔM＝0.3）は、DA変換器８にて比例回路７から
の信号C3＝１／oの値と掛算され、ΔM・１／oに対
応 したアナログ電圧（C4）に変換される。そして、
この電圧C4（∝ΔM・１／o）に応じて可変分周器１ の出力パルスC1を遅らせる［第２図の８参照］。
即ち、第２図で入力信号Siの４発目の立上がりエ
ツジで生じた信号C1の立下りを（Ｂ）の値0.3だ
け遅らせて出力信号SAのパルスの立下りを作る。
分周器１の出力C1は、入力信号SiのパルスがＭ個
（第２図の例では３個）印加されるごとに１個の
パルスを出力する［第２図の２参照］。この信号
C1の立上がりエツジで、レジスタ２１には、（古
いレジスタの値：Ｏ）＋（ΔMの値：0.3）がロード
される［第２図の７参照］。なお、補正量ΔM，ΔN
については後述する。レジスタ２１の出力（Ｂ＝
ΔM＝0.3）は、DA変換器８にて比例回路７から
の信号C3＝１／oの値と掛算され、ΔM・１／oに対
応 したアナログ電圧（C4）に変換される。そして、
この電圧C4（∝ΔM・１／o）に応じて可変分周器１ の出力パルスC1を遅らせる［第２図の８参照］。
即ち、第２図で入力信号Siの４発目の立上がりエ
ツジで生じた信号C1の立下りを（Ｂ）の値0.3だ
け遅らせて出力信号SAのパルスの立下りを作る。
次に信号C1が立上がる時、再びレジスタ２１
の値を更新して、2ΔM＝0.6を得て、それだけ遅
らせる。以下、2ΔM・１／o，３ΔM・１／o，…と 次々と積算的に信号C1の遅延量を増加させる
［第２図の７と８］。
の値を更新して、2ΔM＝0.6を得て、それだけ遅
らせる。以下、2ΔM・１／o，３ΔM・１／o，…と 次々と積算的に信号C1の遅延量を増加させる
［第２図の７と８］。
カウンタ１３は信号C1の立上がりエツジで設
定値ｍ（＝３）が減少し、その値がゼロになると
［第２図の４参照］、フリツプフロツプ１６を反転
させ、可変分周器１の分周比はＮ［第２図では３］
となる。従つて、レジスタ２１に加えられる補正
量はΔN［第２図ではΔN＝−0.7：第２図の６参照］
となる。ここで、ΔNはマイナスの値である。従
つて、レジスタ２１の出力値Ｂは、今度は減少し
ていく［第２図の７参照］。従つて、可変遅延回
路３における遅延量は、分周比Ｍ→Ｎへ切替わつ
た時点より減少する。また、信号C1の立下りを
カウンタ１５でダウンカウントする［第２図の５
参照］。以下、同様な動作により、可変遅延回路
３における遅延量はΔN・１／oだけずつ減少する ［第２図の７と８参照］。
定値ｍ（＝３）が減少し、その値がゼロになると
［第２図の４参照］、フリツプフロツプ１６を反転
させ、可変分周器１の分周比はＮ［第２図では３］
となる。従つて、レジスタ２１に加えられる補正
量はΔN［第２図ではΔN＝−0.7：第２図の６参照］
となる。ここで、ΔNはマイナスの値である。従
つて、レジスタ２１の出力値Ｂは、今度は減少し
ていく［第２図の７参照］。従つて、可変遅延回
路３における遅延量は、分周比Ｍ→Ｎへ切替わつ
た時点より減少する。また、信号C1の立下りを
カウンタ１５でダウンカウントする［第２図の５
参照］。以下、同様な動作により、可変遅延回路
３における遅延量はΔN・１／oだけずつ減少する ［第２図の７と８参照］。
カウンタ１５がゼロになると、一巡の動作が完
了したことになる。そして、フリツプフロツプ１
６を反転し、カウンタ１５をカウンタ１３として
再度、ｍ，ｎをロードして、以上の動作を繰返
す。
了したことになる。そして、フリツプフロツプ１
６を反転し、カウンタ１５をカウンタ１３として
再度、ｍ，ｎをロードして、以上の動作を繰返
す。
ここで、補正量（ΔM，ΔN）を説明する。
出力信号SAのパルスを遅らせるべき量は、Ｍ
分周の時、１発当たり(3)式で表わされる量であ
る。
分周の時、１発当たり(3)式で表わされる量であ
る。
（SAの１周期）−（C1の１周期）
＝Ｔ／o−Ｍ／o＝１／o・（Mm＋Nn／ｍ＋ｎ
−Ｍ） ＝１／o・ｎ／ｍ＋ｎ（Ｎ−Ｍ） (3) ここで、Ｔは、前記した(2)式で表わされる第１
図分周回路の全体の分周比である。
−Ｍ） ＝１／o・ｎ／ｍ＋ｎ（Ｎ−Ｍ） (3) ここで、Ｔは、前記した(2)式で表わされる第１
図分周回路の全体の分周比である。
(3)式から第２図では、補正量ΔM＝0.3となる。
Ｎ分周の時は、それまでの遅れを解消する方向
であるから可変遅延回路３における遅延量を減少
させる。上述と同様にして、１発当たりのSAの
遅れを解消させる量は(4)式で表わされる。
であるから可変遅延回路３における遅延量を減少
させる。上述と同様にして、１発当たりのSAの
遅れを解消させる量は(4)式で表わされる。
（C1の１周期）−（SAの１周期）
＝Ｎ／o−Ｔ／o＝１／o・（Ｎ−Mm＋Nn／ｍ
＋ｎ） ＝１／o・ｍ／ｍ＋ｎ（Ｎ−Ｍ） (4) (4)式から第２図では、補正量ΔN＝0.7となる。
＋ｎ） ＝１／o・ｍ／ｍ＋ｎ（Ｎ−Ｍ） (4) (4)式から第２図では、補正量ΔN＝0.7となる。
上述のように、遅らせるべき時間には、１／oの
係数が掛かつているが、この係数１／oは、比例回
路７により、信号C3として発生させている。
第３図は、第１図における比例回路７の構成例
を示した図である。また、第４図は第３図のタイ
ムチヤートであり、左端の記号はその波形に対す
る信号の名称である。
を示した図である。また、第４図は第３図のタイ
ムチヤートであり、左端の記号はその波形に対す
る信号の名称である。
第３図の回路から１／oに比例した信号C3が得ら
れる動作を説明する。第３図では、1/2分周器３
１に入力信号Si（周波数o）が加えられ、サンプ
ルホールド回路を構成する増幅器U2から１／oに比 例した信号C3が得られる。周波数oの入力信号
Siは、1/2分周器３１で信号ｐ１となる［第４図
ｐ１参照］。この信号ｐ１はスイツチ３４を駆動
して、その結果、増幅器U1と積分コンデンサ３
７からなる積分器の入力ｐ２が得られる［第４図
のｐ２参照］。信号ｐ２は、Ｏ−（＋Ｖ）のパルス
信号である。この信号ｐ２を導入した積分器の出
力ｐ５は、第４図のようにマイナス方向へ推移す
る。一方、信号ｐ１の立下りモノマルチバイブレ
ータ（以下、モノマルチと略す）３２は動作し、
このモノマルチ３２の出力ｐ３により制御される
スイツチ３６は第４図のように一瞬“閉”とな
る。従つて、サンプルホールド回路のコンデンサ
３８は積分器の出力信号ｐ５の電圧を記憶する。
１に入力信号Si（周波数o）が加えられ、サンプ
ルホールド回路を構成する増幅器U2から１／oに比 例した信号C3が得られる。周波数oの入力信号
Siは、1/2分周器３１で信号ｐ１となる［第４図
ｐ１参照］。この信号ｐ１はスイツチ３４を駆動
して、その結果、増幅器U1と積分コンデンサ３
７からなる積分器の入力ｐ２が得られる［第４図
のｐ２参照］。信号ｐ２は、Ｏ−（＋Ｖ）のパルス
信号である。この信号ｐ２を導入した積分器の出
力ｐ５は、第４図のようにマイナス方向へ推移す
る。一方、信号ｐ１の立下りモノマルチバイブレ
ータ（以下、モノマルチと略す）３２は動作し、
このモノマルチ３２の出力ｐ３により制御される
スイツチ３６は第４図のように一瞬“閉”とな
る。従つて、サンプルホールド回路のコンデンサ
３８は積分器の出力信号ｐ５の電圧を記憶する。
信号ｐ５の電圧は、入力信号Siの周波数oが高
くなればｐ５の電圧の絶対値は小さくなり、o
が低くなればｐ５の電圧の絶対値は大きくなる。
即ち、この信号ｐ５の極性を反転した信号C3は
１／oに比例した電圧となつている。
くなればｐ５の電圧の絶対値は小さくなり、o
が低くなればｐ５の電圧の絶対値は大きくなる。
即ち、この信号ｐ５の極性を反転した信号C3は
１／oに比例した電圧となつている。
その後、信号ｐ３の立下りでモノマルチ３３を
動作させ、その出力ｐ４によりスイツチ３５を第
４図のように“閉”として積分コンデンサ３７を
リセツトする。以下、上述の動作を繰返し１／oに 比例した信号C3を出力する。
動作させ、その出力ｐ４によりスイツチ３５を第
４図のように“閉”として積分コンデンサ３７を
リセツトする。以下、上述の動作を繰返し１／oに 比例した信号C3を出力する。
次に、第１図における可変遅延回路３の具体例
を第５図を用いて説明する。なお、第６図は第５
図のタイムチヤートであり、左端の記号はその波
形の信号名称である。第５図においては、第１図
の可変分周器１の出力C1によりスイツチ５１を
オン・オフし、モノマルチ５３から第２図の(8)に
示す出力信号SAを取出している。
を第５図を用いて説明する。なお、第６図は第５
図のタイムチヤートであり、左端の記号はその波
形の信号名称である。第５図においては、第１図
の可変分周器１の出力C1によりスイツチ５１を
オン・オフし、モノマルチ５３から第２図の(8)に
示す出力信号SAを取出している。
信号C1が“high”の時には、スイツチ５１は
接点ａ側となり、コンデンサ５０の両端電圧を信
号C4と同じにする。増幅器U5の入力側は、仮想
接地電位である。信号C1が“low”になると、ス
イツチ５１は接点ｂ側になり、コンデンサ５０の
一端はスイツチ５１を介して増幅器U5の出力端
子に接続される。一方、反転入力に接続されたコ
ンデンサ５０の他端は抵抗５４を介して電圧（＋
V′）に接続されている。従つて、増幅器U5の出
力ａ１の電圧は第６図のように徐々に下がる。そ
こで、第５図と第３図において、C37＝C50、 R35＝R54、＋Ｖ＝＋V′とすると、積分の時定数
は同じであるから第５図の積分器の出力ａ１がゼ
ロクロスする時までが遅らせるべき時間である。
即ち、コンパレータ５２でゼロクロスを検出し、
その立上がりエツジでモノマルチ５３をトリガす
れば、出力SAに所望の波形が得られる［第６図
参照］。なお、モノマルチ５３の出力パルス幅τ
は、SAの一番短い周期に対して余裕があるよう
に設定する。なお、C37はコンデンサ３７の、C50
はコンデンサ５０の容量値であり、R39は抵抗３
９の、R54の抵抗５４の抵抗値である。
接点ａ側となり、コンデンサ５０の両端電圧を信
号C4と同じにする。増幅器U5の入力側は、仮想
接地電位である。信号C1が“low”になると、ス
イツチ５１は接点ｂ側になり、コンデンサ５０の
一端はスイツチ５１を介して増幅器U5の出力端
子に接続される。一方、反転入力に接続されたコ
ンデンサ５０の他端は抵抗５４を介して電圧（＋
V′）に接続されている。従つて、増幅器U5の出
力ａ１の電圧は第６図のように徐々に下がる。そ
こで、第５図と第３図において、C37＝C50、 R35＝R54、＋Ｖ＝＋V′とすると、積分の時定数
は同じであるから第５図の積分器の出力ａ１がゼ
ロクロスする時までが遅らせるべき時間である。
即ち、コンパレータ５２でゼロクロスを検出し、
その立上がりエツジでモノマルチ５３をトリガす
れば、出力SAに所望の波形が得られる［第６図
参照］。なお、モノマルチ５３の出力パルス幅τ
は、SAの一番短い周期に対して余裕があるよう
に設定する。なお、C37はコンデンサ３７の、C50
はコンデンサ５０の容量値であり、R39は抵抗３
９の、R54の抵抗５４の抵抗値である。
なお、第３図と第５図はそれぞれ積分器を用い
ているがスイツチ等と組合せてこれを共用するよ
うにしても良い。この場合は、積分器の特性のバ
ラツキがキヤンセルされ、より高確度になる。
ているがスイツチ等と組合せてこれを共用するよ
うにしても良い。この場合は、積分器の特性のバ
ラツキがキヤンセルされ、より高確度になる。
ハ 「本発明の効果」
以上述べたように、本発明によれば、Ｍ分周と
Ｎ分周を切換え、その出力を補正するようにして
いるので、非整数の分周ができる。それゆえ、
PLLの分周器として用いれば基準周波数を下げ
ることなく、高分解能かつ高速切換ができる周波
数シンセサイザを実現できる。
Ｎ分周を切換え、その出力を補正するようにして
いるので、非整数の分周ができる。それゆえ、
PLLの分周器として用いれば基準周波数を下げ
ることなく、高分解能かつ高速切換ができる周波
数シンセサイザを実現できる。
従来のフラクシヨナルＮに比べて本願は分周器
の信号を調整しているので、VCO制御信号にノ
イズが重畳する問題は生じない。
の信号を調整しているので、VCO制御信号にノ
イズが重畳する問題は生じない。
第１図は本発明に係る分周回路の構成例を示す
図、第２図は第１図回路のタイムチヤート、第３
図は比例回路の構成例を示す図、第４図は第３図
回路のタイムチヤート、第５図は可変遅延回路の
構成例を示す図、第６図は第５図回路のタイムチ
ヤート、第７図は可変分周回路の有用性を説明す
るための図である。 １……可変分周器、３……可変遅延回路、４…
…セレクタ、５……積算回路、７……比例回路、
８……DA変換器、１３，１５……カウンタ、１
６……フリツプフロツプ。
図、第２図は第１図回路のタイムチヤート、第３
図は比例回路の構成例を示す図、第４図は第３図
回路のタイムチヤート、第５図は可変遅延回路の
構成例を示す図、第６図は第５図回路のタイムチ
ヤート、第７図は可変分周回路の有用性を説明す
るための図である。 １……可変分周器、３……可変遅延回路、４…
…セレクタ、５……積算回路、７……比例回路、
８……DA変換器、１３，１５……カウンタ、１
６……フリツプフロツプ。
Claims (1)
- 【特許請求の範囲】 １ 入力信号を分周比Ｍでｍ回分周し、分周比Ｎ
でｎ回分周する可変分周手段と（ただし、Ｍ＜
Ｎ）、 入力信号の周波数の逆数に比例した信号Ｃ３を
得る比例回路と、 Ｍ分周時に補正量ΔMを、Ｎ分周時に補正量ΔN
を選択して出力するセレクタと（ただし、 ΔM＝｛ｎ／（ｍ＋ｎ）｝・（Ｎ−Ｍ）であり、 ΔN＝｛ｍ／（ｍ＋ｎ）｝・（Ｎ−Ｍ）である）、 前記可変分周手段の出力信号Ｃ１に同期して、
Ｍ分周時には補正量ΔMずつ積算的に加算した信
号を出力し、Ｎ分周時には補正量ΔNずつ積算的
に減算した信号を出力する積算回路５と、 この積算回路の出力と、前記比例回路の出力と
を掛算する掛算手段８と、 この掛算手段の出力信号Ｃ４に応じて、前記可
変分周手段の出力信号Ｃ１の遅延を行う可変遅延
回路３と、 を備えたことを特徴とする分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203527A JPS6359216A (ja) | 1986-08-29 | 1986-08-29 | 分周回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61203527A JPS6359216A (ja) | 1986-08-29 | 1986-08-29 | 分周回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6359216A JPS6359216A (ja) | 1988-03-15 |
| JPH047134B2 true JPH047134B2 (ja) | 1992-02-10 |
Family
ID=16475628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61203527A Granted JPS6359216A (ja) | 1986-08-29 | 1986-08-29 | 分周回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6359216A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723545B2 (ja) * | 1988-08-03 | 1998-03-09 | 松下電器産業株式会社 | 分周装置とキャプスタンサーボ装置 |
| US5061395A (en) * | 1990-01-04 | 1991-10-29 | Ques Industries, Inc. | Hard surface cleaning composition |
| JP5151587B2 (ja) * | 2008-03-19 | 2013-02-27 | 日本電気株式会社 | クロック信号分周回路および方法 |
| US8044742B2 (en) | 2009-03-11 | 2011-10-25 | Qualcomm Incorporated | Wideband phase modulator |
| US8588720B2 (en) * | 2009-12-15 | 2013-11-19 | Qualcomm Incorproated | Signal decimation techniques |
| US9000858B2 (en) | 2012-04-25 | 2015-04-07 | Qualcomm Incorporated | Ultra-wide band frequency modulator |
| CN112994682B (zh) * | 2021-05-10 | 2021-08-03 | 上海灵动微电子股份有限公司 | 基于开关电容的时钟分频器、微控制器和锁相环电路 |
-
1986
- 1986-08-29 JP JP61203527A patent/JPS6359216A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6359216A (ja) | 1988-03-15 |
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