JP2910098B2 - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JP2910098B2 JP2910098B2 JP1292705A JP29270589A JP2910098B2 JP 2910098 B2 JP2910098 B2 JP 2910098B2 JP 1292705 A JP1292705 A JP 1292705A JP 29270589 A JP29270589 A JP 29270589A JP 2910098 B2 JP2910098 B2 JP 2910098B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- frequency
- input
- controlled oscillator
- digitally controlled
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPLL（Phase Locked Loop）回路に関し、特に
ディジタル回路で構成された位相比較器を有する場合
に、位相同期を速く、かつ、同期レンジを広くしたPLL
回路に関する。
ディジタル回路で構成された位相比較器を有する場合
に、位相同期を速く、かつ、同期レンジを広くしたPLL
回路に関する。
従来、この種のPLL回路に使用される位相比較器に
は、エクスクルーシブオア回路やRSフリップフロップ回
路、もしくは第３図の説明図に示すような状態遷移を行
う順序回路が用いられていた。
は、エクスクルーシブオア回路やRSフリップフロップ回
路、もしくは第３図の説明図に示すような状態遷移を行
う順序回路が用いられていた。
上述した従来のPLL回路はエクスクルーシブオア回路
の位相比較器では入力信号のテューティは50％でないと
誤差を生じる。また高周波に同期してしまうという欠点
がある。
の位相比較器では入力信号のテューティは50％でないと
誤差を生じる。また高周波に同期してしまうという欠点
がある。
また、順序回路では第３図に示す状態遷移を行う位相
周波数比較器が用いられるが、比較する２つの信号の周
波数が大きく異なる場合に、内部の発振器がチャージポ
ンプと電圧制御発振器で構成されたアナログ式比較回路
の場合には問題ないが、ディジタル制御発振器のときは
位相差信号に意味がなくなるので、位相差計測カウンタ
のオーバフロー等の対策が必要であるという欠点があ
る。
周波数比較器が用いられるが、比較する２つの信号の周
波数が大きく異なる場合に、内部の発振器がチャージポ
ンプと電圧制御発振器で構成されたアナログ式比較回路
の場合には問題ないが、ディジタル制御発振器のときは
位相差信号に意味がなくなるので、位相差計測カウンタ
のオーバフロー等の対策が必要であるという欠点があ
る。
本発明のPLL回路は、制御入力端子からの制御により
ディジタル値で周波数設定される発振信号を出力するデ
ィジタル制御発振器と、外部からの入力信号と前記ディ
ジタル制御発振器の発振信号を入力して、これらの位相
差を比較して位相差が小さい場合に両信号の位相進みま
たは遅れの信号を出力するクローズループ用端子および
位相差が大きい場合に後述するレジスタにラッチされた
制御信号を１ビットずつ右又は左へシフトするシフト信
号を出力するオープンループ用端子を有する位相周波数
比較器と、前クローズループ用端子から出力される信号
をカウントアップ又はカウントダウンするカウンタと、
前記カウンタの位相差に対応する計数値と前記ディジタ
ル制御発振器の発振信号を加算する加算器と、前記加算
器の出力信号をラッチし、前記オープンループ用端子の
シフト信号が出力されたとき、ラッチした前記加算器の
出力信号をシフトさせて出力するレジスタを有し、前記
ディジタル制御発振器がこのレジスタのいずれかの制御
信号を前記制御入力端子から入力して、前記クローズル
ープ用端子の信号を入力する場合には位相引き込み動作
を行い、前記オープンループ用端子の信号を入力する場
合には周波数を合わせる動作を行なう。
ディジタル値で周波数設定される発振信号を出力するデ
ィジタル制御発振器と、外部からの入力信号と前記ディ
ジタル制御発振器の発振信号を入力して、これらの位相
差を比較して位相差が小さい場合に両信号の位相進みま
たは遅れの信号を出力するクローズループ用端子および
位相差が大きい場合に後述するレジスタにラッチされた
制御信号を１ビットずつ右又は左へシフトするシフト信
号を出力するオープンループ用端子を有する位相周波数
比較器と、前クローズループ用端子から出力される信号
をカウントアップ又はカウントダウンするカウンタと、
前記カウンタの位相差に対応する計数値と前記ディジタ
ル制御発振器の発振信号を加算する加算器と、前記加算
器の出力信号をラッチし、前記オープンループ用端子の
シフト信号が出力されたとき、ラッチした前記加算器の
出力信号をシフトさせて出力するレジスタを有し、前記
ディジタル制御発振器がこのレジスタのいずれかの制御
信号を前記制御入力端子から入力して、前記クローズル
ープ用端子の信号を入力する場合には位相引き込み動作
を行い、前記オープンループ用端子の信号を入力する場
合には周波数を合わせる動作を行なう。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図である。第１
図の実施例は、位相周波数比較器２、カウンタ６、係数
器８、加算器10、レジスタ12、ディジタル制御発振器1
7、分周器19から構成され、位相制御ループを構成して
いる。
図の実施例は、位相周波数比較器２、カウンタ６、係数
器８、加算器10、レジスタ12、ディジタル制御発振器1
7、分周器19から構成され、位相制御ループを構成して
いる。
位相周波数比較器２はディジタル制御発振器17の出力
信号18を分周器19で1/Nに分周した出力信号20と入力信
号１との位相または周波数を比較し、遅れの場合のLAG
出力信号３、進みの場合のLEAD出力信号４、クロック信
号のCLR信号５をカウンタ６に送出する。また、ラッチ
信号のLATCH信号13,RIGHT SHIFT信号14,LEFT SHIFT信号
15をレジスタ12に出力する。カウンタ６はLAG信号3,LEA
D信号４にしたがいディジタル制御発振器17の出力信号1
8をクロックとしてカウントアップ／ダウンし、位相差
信号７を出力する。位相差信号７を出力する。位相差信
号17は係数器８によりある係数がかけられ、この出力信
号９とディジタル制御発振器の設定値16とが加算器10に
おいて加算される。レジスタ12はLATCH信号13により加
算器出力信号11をラッチして、ディジタル制御発振器17
に設定値16を出力する。またレジスタ12は、位相周波数
比較器２からRIGHT SHIFT信号14もしくはLEFT SHIFT信
号15が出力されたときには、引き込み制御のために設定
値16を右シフト又は左シフトさせる。ディジタル制御発
振器17は設定値16にしたがい出力18の周波数を変化させ
る。ディジタル制御発振器17はディジタル設定値16に比
例した周波数の出力を生成する。第２図のブロック図は
ディジタル制御発振器17が、発振器24とディジタルレー
トマルチプライア21とで構成した場合の構成例を示す。
ｍビットの設定値入力22を持つディジタルレートマルチ
プライア21に発振器24から周波数f0Hzのクロック信号25
を入力し、設定値入力22にＭ（０≦Ｍ≦2m−１）を設定
すると出力信号23の周波数ｆは（１）式のように表わさ
れる。
信号18を分周器19で1/Nに分周した出力信号20と入力信
号１との位相または周波数を比較し、遅れの場合のLAG
出力信号３、進みの場合のLEAD出力信号４、クロック信
号のCLR信号５をカウンタ６に送出する。また、ラッチ
信号のLATCH信号13,RIGHT SHIFT信号14,LEFT SHIFT信号
15をレジスタ12に出力する。カウンタ６はLAG信号3,LEA
D信号４にしたがいディジタル制御発振器17の出力信号1
8をクロックとしてカウントアップ／ダウンし、位相差
信号７を出力する。位相差信号７を出力する。位相差信
号17は係数器８によりある係数がかけられ、この出力信
号９とディジタル制御発振器の設定値16とが加算器10に
おいて加算される。レジスタ12はLATCH信号13により加
算器出力信号11をラッチして、ディジタル制御発振器17
に設定値16を出力する。またレジスタ12は、位相周波数
比較器２からRIGHT SHIFT信号14もしくはLEFT SHIFT信
号15が出力されたときには、引き込み制御のために設定
値16を右シフト又は左シフトさせる。ディジタル制御発
振器17は設定値16にしたがい出力18の周波数を変化させ
る。ディジタル制御発振器17はディジタル設定値16に比
例した周波数の出力を生成する。第２図のブロック図は
ディジタル制御発振器17が、発振器24とディジタルレー
トマルチプライア21とで構成した場合の構成例を示す。
ｍビットの設定値入力22を持つディジタルレートマルチ
プライア21に発振器24から周波数f0Hzのクロック信号25
を入力し、設定値入力22にＭ（０≦Ｍ≦2m−１）を設定
すると出力信号23の周波数ｆは（１）式のように表わさ
れる。
位相周波数比較器２は入力信号１と分周器19で1/Nに
分周された信号20の変化に対し、LAG信号3,LEAD信号４
が第３図に示される様に変化する順序回路である。第４
図（ａ），（ｂ），（ｃ）はこの順序回路の入力，出力
信号のタイムチャートである。入力信号1,20の位相差が
ないときは第４図（ａ）に示されるように、出力信号3,
4共に“H"レベルを保つ。入力信号１が入力信号20に対
して遅れたときには、第４図（ｂ）に示すように、出力
信号３が“L"となり、進んだときには第４図（ｃ）に示
すように、出力信号４が“L"となる。なお、出力信号3,
4は図のように位相差に相当する時間だけ“L"となる。
さらに出力信号3,4が“L"から“H"に変化後に、時間τ
だけ経てから、ラッチ信号13が出力される。τは係数器
８と加算器10との演算に要する時間を考慮した遅延であ
る。
分周された信号20の変化に対し、LAG信号3,LEAD信号４
が第３図に示される様に変化する順序回路である。第４
図（ａ），（ｂ），（ｃ）はこの順序回路の入力，出力
信号のタイムチャートである。入力信号1,20の位相差が
ないときは第４図（ａ）に示されるように、出力信号3,
4共に“H"レベルを保つ。入力信号１が入力信号20に対
して遅れたときには、第４図（ｂ）に示すように、出力
信号３が“L"となり、進んだときには第４図（ｃ）に示
すように、出力信号４が“L"となる。なお、出力信号3,
4は図のように位相差に相当する時間だけ“L"となる。
さらに出力信号3,4が“L"から“H"に変化後に、時間τ
だけ経てから、ラッチ信号13が出力される。τは係数器
８と加算器10との演算に要する時間を考慮した遅延であ
る。
カウンタ６は出力信号3,4にしたがい、入力信号20が
遅れのときには、アップカウントし、ディジタル制御発
振器17の周波数を高くして行く。進みのときにはダウン
カウントし周波数を低くする。これにより分周器19の位
相が入力信号１の位相と同期するように動作する。
遅れのときには、アップカウントし、ディジタル制御発
振器17の周波数を高くして行く。進みのときにはダウン
カウントし周波数を低くする。これにより分周器19の位
相が入力信号１の位相と同期するように動作する。
さらに入力信号１の周波数が急激に変化して第５図
（ａ）のタイムチャートに示すように、出力信号３が
“L"のとき入力信号１が入いったり、又は、第５図
（ｂ）に示すように、出力信号４が“L"のとき入力信号
20が入いったときには、位相周波数比較器２は、それぞ
れLEFT SHIFT出力信号15,LEFT SHIFT出力信号14を出力
する。これによりレジスタ12を経由して直ちにディジタ
ル制御発振器17の周波数が２倍もしくは1/2となる。
（ａ）のタイムチャートに示すように、出力信号３が
“L"のとき入力信号１が入いったり、又は、第５図
（ｂ）に示すように、出力信号４が“L"のとき入力信号
20が入いったときには、位相周波数比較器２は、それぞ
れLEFT SHIFT出力信号15,LEFT SHIFT出力信号14を出力
する。これによりレジスタ12を経由して直ちにディジタ
ル制御発振器17の周波数が２倍もしくは1/2となる。
このように入力信号１と分周器19の出力信号20の周波
数が大きく異なるときには、出力信号3,4の意味がなく
なるので、出力信号3,4によりディジタル制御発振器17
の周波数をクローズループで制御するのをやめて、RICH
T/LEFT SHIFT出力信号14,15によりレジスタ12を経由し
てオープン制御でディジタル制御発振器17の発振信号の
大略の周波数合わせをし、周波数がほぼ合ったところで
クローズループ制御にもどり通常の位相差の制御を行
う。
数が大きく異なるときには、出力信号3,4の意味がなく
なるので、出力信号3,4によりディジタル制御発振器17
の周波数をクローズループで制御するのをやめて、RICH
T/LEFT SHIFT出力信号14,15によりレジスタ12を経由し
てオープン制御でディジタル制御発振器17の発振信号の
大略の周波数合わせをし、周波数がほぼ合ったところで
クローズループ制御にもどり通常の位相差の制御を行
う。
以上説明したように本発明は、位相・周波数比較器と
レジスタを備えて、入力信号がディジタル制御発振器の
発振信号の周波数と大きく異なるときにはオープン制御
により発振信号の周波数合わせを行ってからクロースル
ープ制御にもどすことにより、同期時間の短縮が計れる
とともに同期レンジの拡大を行うことができる効果があ
る。
レジスタを備えて、入力信号がディジタル制御発振器の
発振信号の周波数と大きく異なるときにはオープン制御
により発振信号の周波数合わせを行ってからクロースル
ープ制御にもどすことにより、同期時間の短縮が計れる
とともに同期レンジの拡大を行うことができる効果があ
る。
第１図は本発明の一実施例のブロック図、第２図は本実
施例のディジタル制御発振器の構成図、第３図は位相周
波数比較器の状態遷移の説明図、第４図（ａ），
（ｂ），（ｃ）、および第５図（ａ），（ｂ）は本実施
例の動作を示すタイムチャートである。 1,20……入力信号、２……位相周波数比較器、3,4……L
AG,LEAD出力信号、５……クロック信号、６……カウン
タ、７……カウンタ出力信号、８……係数器、9,11,13,
14,15,18……出力信号、10……加算器、12……レジス
タ、16……設定値信号、17……ディジタル制御発振器、
19……分周器、21……ディジタルレートマルチプライ
ア、21……発振器。
施例のディジタル制御発振器の構成図、第３図は位相周
波数比較器の状態遷移の説明図、第４図（ａ），
（ｂ），（ｃ）、および第５図（ａ），（ｂ）は本実施
例の動作を示すタイムチャートである。 1,20……入力信号、２……位相周波数比較器、3,4……L
AG,LEAD出力信号、５……クロック信号、６……カウン
タ、７……カウンタ出力信号、８……係数器、9,11,13,
14,15,18……出力信号、10……加算器、12……レジス
タ、16……設定値信号、17……ディジタル制御発振器、
19……分周器、21……ディジタルレートマルチプライ
ア、21……発振器。
Claims (2)
- 【請求項１】制御入力端子からの制御によりディジタル
値で周波数設定される発振信号を出力するディジタル制
御発振器と、外部からの入力信号と前記ディジタル制御
発振器の発振信号を入力して、これらの位相差を比較し
て位相差が小さい場合に両信号の位相進みまたは遅れの
信号を出力するクローズループ用端子および位相差が大
きい場合に後述するレジスタにラッチされた制御信号を
１ビットづつ右又は左へシフトするシフト信号を出力す
るオープンループ用端子を有する位相周波数比較器と、
前クローズループ用端子から出力される信号をカウント
アップ又はカウントダウンするカウンタと、前記カウン
タの位相差に対応する計数値と前記ディジタル制御発振
器の発振信号を加算する加算器と、前記加算器の出力信
号をラッチし、前記オープンループ用端子のシフト信号
が出力されたとき、ラッチした前記加算器の出力信号を
シフトさせて出力するレジスタを有し、前記ディジタル
制御発振器がこのレジスタのいずれかの制御信号を前記
制御入力端子から入力して、前記クローズループ用端子
の信号を入力する場合には位相引き込み動作を行い、前
記オープンループ用端子の信号を入力する場合には周波
数を合わせる動作を行なうことを特徴とするPLL回路。 - 【請求項２】前記ディジタル制御発振器が固定の周波数
f0のクロック信号を発生する発振器と、前記クロック信
号を入力し前記制御入力端子からｍビットのディジタル
信号でＭ（ただしＭは０≦Ｍ≦2m−１）なる設定値を入
力した場合に、 ｆ＝M/2m・f0 なる式から得られる周波数ｆなる信号を出力するディジ
タルレートマルチプライヤとを有することを特徴とする
請求項（１）記載のPLL回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292705A JP2910098B2 (ja) | 1989-11-09 | 1989-11-09 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292705A JP2910098B2 (ja) | 1989-11-09 | 1989-11-09 | Ｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03153124A JPH03153124A (ja) | 1991-07-01 |
| JP2910098B2 true JP2910098B2 (ja) | 1999-06-23 |
Family
ID=17785240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292705A Expired - Lifetime JP2910098B2 (ja) | 1989-11-09 | 1989-11-09 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2910098B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2908398B1 (ja) | 1998-01-14 | 1999-06-21 | 日本電気アイシーマイコンシステム株式会社 | ディジタルｐｌｌ回路および発振器の遅延素子 |
| JP2944607B2 (ja) | 1998-02-12 | 1999-09-06 | 日本電気アイシーマイコンシステム株式会社 | ディジタルｐｌｌ回路とクロックの生成方法 |
-
1989
- 1989-11-09 JP JP1292705A patent/JP2910098B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03153124A (ja) | 1991-07-01 |
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